Nivel: Medio — Construye un detector de sombra estable con indicación visual y baja probabilidad de activación falsa.

Objetivo y caso de uso

Construirás un circuito basado en una fotorresistencia que detecta una caída repentina de luz causada por una sombra y enciende un LED de forma estable. El diseño utiliza un divisor de tensión con LDR, un filtro RC y un comparador con histéresis para reducir activaciones falsas.

Por qué es útil:

• Detectar cuando una mano u objeto pasa frente a una abertura iluminada.
• Crear una advertencia visual simple para puntos de acceso, cajas o armarios.
• Supervisar eventos breves de sombra en experimentos de aula sobre detección de luz.
• Añadir un disparador fiable por cambio de luz a pequeños prototipos de automatización.

Resultado esperado:

• La tensión del sensor en VA cambia con el nivel de luz, típicamente desde aproximadamente 0.8 V hasta 4.2 V según la iluminación.
• La tensión filtrada en VB cambia más lentamente que VA, reduciendo picos cortos y parpadeos.
• La salida del comparador en VOUT conmuta limpiamente entre estados bajo y alto.
• El LED D1 se enciende cuando la luz cae por debajo del umbral ajustado y permanece estable cerca del punto de conmutación.
• Una histéresis de aproximadamente 0.2 V a 0.5 V evita oscilaciones repetidas de encendido/apagado.

Público objetivo y nivel: Estudiantes con conocimientos básicos de resistencias, condensadores y medición de tensión.

Materiales

• V1: fuente DC de 5 V
• R1: fotorresistencia LDR, función: brazo superior dependiente de la luz del divisor del sensor
• R2: potenciómetro de 10 kΩ, función: brazo inferior ajustable del divisor del sensor y ayuda para ajustar la sensibilidad del umbral
• R3: resistencia de 22 kΩ, función: resistencia en serie desde el nodo del sensor hasta el filtro RC
• C1: condensador de 10 µF, función: filtro paso bajo para estabilización del evento de sombra
• U1: comparador LM393, función: comparar la tensión filtrada del sensor con una referencia ajustable
• R4: potenciómetro de 10 kΩ, función: ajuste de la tensión de referencia para el comparador
• R5: resistencia de 220 kΩ, función: realimentación positiva para añadir histéresis
• R6: resistencia de 10 kΩ, función: pull-up para la salida de colector abierto del LM393
• D1: LED rojo, función: salida de alerta visual
• R7: resistencia de 330 Ω, función: limitación de corriente del LED

Guía de conexionado

• V1 se conecta entre los nodos VCC y 0.
• R1 se conecta entre los nodos VCC y VA.
• R2 se conecta entre los nodos VA y 0; usa el potenciómetro como resistencia variable para ajustar la sensibilidad del divisor.
• R3 se conecta entre los nodos VA y VB.
• C1 se conecta entre los nodos VB y 0.
• R4 se conecta entre los nodos VCC y 0; conecta el cursor de R4 al nodo VREF.
• Los pines de alimentación del LM393 U1 se conectan así: pin de alimentación a VCC, pin de tierra a 0.
• La entrada no inversora del comparador U1 se conecta al nodo VREF.
• La entrada inversora del comparador U1 se conecta al nodo VB.
• R5 se conecta entre los nodos VOUT y VREF.
• R6 se conecta entre los nodos VCC y VOUT.
• R7 se conecta entre los nodos VCC y VLED.
• D1 se conecta entre los nodos VLED y VOUT; orienta el LED para que se encienda cuando VOUT sea llevado a nivel bajo por U1.

Diagrama de bloques conceptual

Esquemático

Practical case: Shadow detector for visual alert

Light / Shadow
      --> [ R1: LDR ]
      --> (VA: sensor divider node)
      --> [ R3: 22 kΩ ]
      --> (VB: filtered sensor signal)
      --> [ U1: LM393 Comparator (-) ]

VCC --> [ R2: 10 kΩ Pot, sensitivity adjust ] --> GND
                  \
                   --> (VA)

VCC --> [ R4: 10 kΩ Pot, reference adjust ] --> GND
                  \
                   --> (VREF)
                   --> [ U1: LM393 Comparator (+) ]

[ U1: LM393 Comparator Output VOUT ]
      --> [ R5: 220 kΩ Positive Feedback ] --> (VREF)
      --> [ D1: Red LED ] --> [ R7: 330 Ω ] --> VCC
      --> [ Alert Output: LED ON when VOUT goes LOW ]

VCC --> [ R6: 10 kΩ Pull-up ] --> (VOUT)

(VB) --> [ C1: 10 µF Low-Pass Filter ] --> GND

V1: 5 V DC --> VCC
V1: 0 V    --> GND
U1 power: VCC, GND

Diagrama eléctrico

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Mediciones y pruebas

1. Inspección con la alimentación desconectada
2. Comprueba que VCC y 0 no estén en cortocircuito.
3. Confirma la polaridad del LED.

4. Verifica que la salida del LM393 tenga una resistencia pull-up R6.

5. Comprobación de alimentación

6. Alimenta el circuito con V1 = 5 V.

7. Mide entre VCC y 0; valor esperado: 4.9 V a 5.1 V.

8. Medición de la tensión del sensor

9. Mide VA con luz intensa y luego bajo una sombra.
10. Resultado esperado: VA debe cambiar claramente, a menudo en más de 1 V.

11. Si el cambio es demasiado pequeño, ajusta R2 o cambia el ángulo de la luz sobre la LDR.

12. Medición de la respuesta filtrada

13. Mide VB mientras cubres repentinamente la LDR.
14. VB no debe saltar instantáneamente; debe moverse con un pequeño retardo fijado por R3 × C1.

15. Con R3 = 22 kΩ y C1 = 10 µF, la constante de tiempo es de aproximadamente 0.22 s.

16. Ajuste del umbral

17. Ajusta R4 hasta que D1 esté apagado con luz normal y se encienda cuando se aplique una sombra clara.

18. Mide VREF; el rango útil típico es de 1 V a 4 V.

19. Verificación de la histéresis

20. Mueve lentamente una mano para crear una sombra parcial y luego retírala lentamente.
21. Mide la tensión de conmutación en VB cuando el LED se enciende y cuando se apaga.

22. Los dos valores deben diferir ligeramente debido a R5; una diferencia de 0.2 V a 0.5 V es un buen objetivo.

23. Prueba de tiempo de respuesta

24. Crea repetidamente una sombra repentina y observa el comportamiento del LED.
25. El LED debe reaccionar en una fracción de segundo, sin parpadear por variaciones de luz muy breves.
26. Si la respuesta es demasiado lenta, reduce C1 a 4.7 µF.

27. Si las activaciones falsas continúan, aumenta C1 a 22 µF o aumenta ligeramente R5 para obtener más histéresis.

28. Prueba de activación falsa

29. Ilumina la LDR con luz ambiente e introduce pequeñas perturbaciones como movimiento de la mano cerca, pero sin cubrirla por completo.
30. El LED debe permanecer estable a menos que la caída de luz sea lo bastante grande como para cruzar el umbral.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Shadow detector for visual alert
.width out=256

.param R2VAL=5k
.param R4POS=0.5
.param R4TOP={10000*(1-R4POS)+1m}
.param R4BOT={10000*(R4POS)+1m}
.param RLIGHT=2k
.param RDARK=50k

V1 VCC 0 DC 5

* Dynamic light/shadow stimulus: 0 = light, 1 = shadow
VLUX LUX 0 PULSE(0 1 50m 1m 1m 200m 400m)

* R1 LDR photoresistor: upper arm of divider
R1 VCC VA r='{RLIGHT + (RDARK-RLIGHT)*V(LUX)}'

* R2 10k potentiometer used as variable resistor
R2 VA 0 {R2VAL}
* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

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* Practical case: Shadow detector for visual alert
.width out=256

.param R2VAL=5k
.param R4POS=0.5
.param R4TOP={10000*(1-R4POS)+1m}
.param R4BOT={10000*(R4POS)+1m}
.param RLIGHT=2k
.param RDARK=50k

V1 VCC 0 DC 5

* Dynamic light/shadow stimulus: 0 = light, 1 = shadow
VLUX LUX 0 PULSE(0 1 50m 1m 1m 200m 400m)

* R1 LDR photoresistor: upper arm of divider
R1 VCC VA r='{RLIGHT + (RDARK-RLIGHT)*V(LUX)}'

* R2 10k potentiometer used as variable resistor
R2 VA 0 {R2VAL}

R3 VA VB 22k
C1 VB 0 10u

* R4 10k potentiometer with wiper at VREF
R4A VCC VREF {R4TOP}
R4B VREF 0 {R4BOT}

* U1 LM393 approximation
* Non-inverting input: VREF
* Inverting input: VB
* Open-collector output: VOUT
B_U1DRV NBASE 0 V='0.95*(1+tanh(80*(V(VREF)-V(VB))))/2'
R_U1B NBASE 0 100k
Q_U1 VOUT NBASE 0 QLM393OC

R5 VOUT VREF 220k
R6 VCC VOUT 10k

R7 VCC VLED 330
D1 VLED VOUT DRED

* Probe aliases so .print can include V(IN) and V(OUT) first
V_INMON IN VB DC 0
V_OUTMON OUT VOUT DC 0

.model QLM393OC NPN(IS=1e-14 BF=100 VAF=100 CJE=5p CJC=3p TF=1n TR=10n)
.model DRED D(IS=1e-18 N=2.0 RS=10 CJO=5p VJ=0.75 M=0.33 TT=50n BV=5 IBV=10u)

.print tran V(IN) V(OUT) V(VB) V(VOUT) V(VREF) V(VA) V(VLED) V(LUX)
.op
.tran 100u 500m
.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation is consistent with a shadow detector. In bright condition, VA and VB are high, VB is above VREF, the LM393 output transistor is off, and VOUT stays high at about 4.89 V so the LED is off. After the light-to-shadow transition, VA drops, VB falls slowly because of the R3-C1 filter, and when VB crosses below VREF at about 0.168 s, VOUT is pulled low to about 18 mV and the LED turns on. When light returns, VB rises slowly again, so the alert remains on for a while before resetting, consistent with RC filtering and hysteresis.
* bom/wiring vs SPICE issues (modelo):
*   - The LM393 is not a specific manufacturer macro-model; it is only an approximation of open-collector comparator behavior. This is acceptable for logic/function teaching, but not for accurate device-level output saturation or input common-mode behavior.
* bom_vs_spice equivalences ignored:
*   - R2 is described in the wiring guide as a 10 kΩ potentiometer used as a variable resistor, but the netlist fixes it with .param R2VAL=5k. This is acceptable for one simulation run, but the adjustable setting is not exposed unless the parameter is changed manually.
*   - The 10 kΩ potentiometer R4 is validly modeled as two resistors R4A and R4B with the wiper at node VREF.
*   - The LDR R1 is validly modeled as a resistor whose value changes with a control stimulus (behavioral resistance driven by VLUX).
*   - The LED D1 is validly modeled as a diode, with R7 providing the series current limit.
*   - The LM393 comparator is validly modeled with behavioral circuitry plus an NPN open-collector output stage.
*   - The changing light/shadow condition is validly modeled by the PULSE source VLUX.
* overall_comment: This SPICE netlist is broadly faithful to the BOM and wiring and is usable as a didactic example of a shadow-triggered visual alarm. The divider, RC filter, adjustable reference, hysteresis, open-collector pull-up, and active-low LED wiring all match the intended circuit. The main caveat is pedagogical: the LM393 is only behaviorally approximated, and R2 is represented by a fixed chosen value rather than an interactively adjustable potentiometer position. Before classroom use, I would explain the active-low output, the delayed switching caused by R3-C1, and the role of positive feedback R5 in shifting VREF slightly between output states.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The simulation is consistent with a shadow detector. In bright condition, VA and VB are high, VB is above VREF, the LM393 output transistor is off, and VOUT stays high at about 4.89 V so the LED is off. After the light-to-shadow transition, VA drops, VB falls slowly because of the R3-C1 filter, and when VB crosses below VREF at about 0.168 s, VOUT is pulled low to about 18 mV and the LED turns on. When light returns, VB rises slowly again, so the alert remains on for a while before resetting, consistent with RC filtering and hysteresis.

Show raw data table (5027 rows)

Index   time            v(in)           v(out)          v(vb)           v(vout)         v(vref)         v(va)           v(vled)         v(lux)
0	0.000000e+00	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
1	1.000000e-06	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
2	2.000000e-06	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
3	4.000000e-06	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
4	8.000000e-06	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
5	1.600000e-05	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
6	3.200000e-05	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
7	6.400000e-05	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
8	1.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
9	2.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
10	3.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
11	4.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
12	5.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
13	6.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
14	7.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
15	8.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
16	9.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
17	1.028000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
18	1.128000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
19	1.228000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
20	1.328000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
21	1.428000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
22	1.528000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
23	1.628000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
... (5003 more rows) ...

Errores comunes y cómo evitarlos

1. Conectar el LED directamente a la salida del comparador sin una resistencia

2. Usa siempre R7 en serie con D1 para limitar la corriente.

3. Olvidar que la salida del LM393 es de colector abierto

4. Añade R6 desde VCC hasta VOUT, o la salida no producirá un nivel alto válido.

5. No usar histéresis cerca del umbral

6. Mantén R5 instalado para que el LED no vibre cuando el nivel de luz esté cerca del punto de conmutación.

Solución de problemas

• Síntoma: el LED nunca se enciende
• Causa: VREF está ajustado demasiado bajo o el rango del divisor de la LDR es demasiado pequeño.

• Solución: Ajusta R4, luego verifica que VA y VB realmente cambien bajo una sombra.

• Síntoma: el LED está siempre encendido

• Causa: VREF está demasiado alto, o la LDR está conectada incorrectamente.

• Solución: Baja VREF con R4 y confirma que R1 esté entre VCC y VA.

• Síntoma: el LED parpadea cerca del punto de conmutación

• Causa: filtrado o histéresis insuficientes.

• Solución: Aumenta C1 o reduce R5 moderadamente para reforzar la histéresis.

• Síntoma: la tensión de salida en VOUT nunca sube

• Causa: falta la resistencia pull-up R6 o es incorrecta.

• Solución: Confirma que R6 esté conectada entre VCC y VOUT.

• Síntoma: la respuesta es demasiado lenta

• Causa: el filtro RC es demasiado grande.
• Solución: Reduce C1 o R3 para acortar el tiempo de respuesta.

Posibles mejoras y extensiones

1. Añadir una salida con zumbador

2. Conecta un driver con transistor a VOUT para que el mismo evento de sombra active tanto un LED como un zumbador para una alerta más intensa.

3. Usar una ventana de doble umbral

4. Añade un segundo comparador para detectar tanto oscuridad excesiva como brillo excesivo, útil para supervisión de condiciones de luz en lugar de solo detección de sombras.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Medio — Calcular y verificar un resistor de base para conmutar de forma segura un transistor NPN desde una salida lógica.

Objetivo y caso de uso

Construirás un interruptor simple con transistor donde una salida lógica de 5 V controla un transistor NPN a través de un resistor de base. El objetivo es elegir el resistor para que el transistor encienda la carga de forma fiable sin exceder la corriente permitida de la salida lógica.

Por qué es útil:
– Para accionar un módulo de relé, zumbador o lámpara pequeña desde un pin de microcontrolador.
– Para controlar cargas que requieren más corriente de la que una salida lógica puede suministrar directamente.
– Para proteger una salida lógica de una corriente de base excesiva.
– Para aprender a verificar la saturación del transistor con mediciones reales de voltaje y corriente.

Resultado esperado:
– Cuando la salida lógica está en LOW, el transistor permanece en OFF y la carga queda desenergizada.
– Cuando la salida lógica está en HIGH, el transistor pasa a ON y la corriente de carga es de aproximadamente 20 mA.
– La corriente de base se mantiene por debajo del límite de la salida lógica, con un objetivo de aproximadamente 4.3 mA.
– El voltaje base-emisor medido es de aproximadamente 0.7 V cuando está en ON.
– El voltaje colector-emisor medido es bajo en saturación, típicamente por debajo de 0.2 V.

Público objetivo y nivel: Estudiantes con conocimientos básicos de circuitos de CC y transistores.

Materiales

• V1: fuente de CC de 5 V
• VSIG: fuente lógica de 0 V / 5 V, función: señal de control para la base del transistor
• R1: resistor de 1 kΩ, función: limitación de corriente de base
• R2: resistor de 150 Ω, función: limitación de corriente de carga para la rama del LED
• D1: LED rojo, función: indicador visible de carga en el colector
• Q1: transistor NPN 2N2222, función: interruptor low-side
• M1: multímetro digital, función: mediciones de voltaje y corriente
• M2: segundo multímetro opcional, función: comprobación simultánea de corriente

Guía de conexionado

Usa estos nombres de nodo: VCC, 0, VIN, VB, VC.

• V1 se conecta entre VCC y 0.
• VSIG se conecta entre VIN y 0.
• R1 se conecta entre VIN y VB.
• El colector de Q1 se conecta a VC.
• La base de Q1 se conecta a VB.
• El emisor de Q1 se conecta a 0.
• R2 se conecta entre VCC y el nodo del ánodo de D1.
• El ánodo de D1 se conecta a R2; el cátodo de D1 se conecta a VC.

Valores prácticos de diseño:
– Objetivo de corriente de carga: aproximadamente Ic = (5 V - 2.0 V - 0.2 V) / 150 Ω ≈ 18.7 mA
– Ganancia forzada para saturación: usar β_forced ≈ 10
– Corriente de base requerida: Ib ≈ Ic / 10 ≈ 1.9 mA
– Estimación del resistor de base: R1 ≈ (5 V - 0.7 V) / 1.9 mA ≈ 2.26 kΩ

Para hacer la conmutación más robusta, elige un valor estándar más bajo:
– R1 seleccionado = 1 kΩ
– Corriente de base esperada: Ib ≈ (5 V - 0.7 V) / 1 kΩ ≈ 4.3 mA

Este valor solo es adecuado si la salida lógica puede suministrar con seguridad al menos 4.3 mA.

Diagrama de bloques conceptual

Esquemático

Practical case: Base Biasing with Resistor

Power / load path:
[ V1: 5 V DC Supply ] --(VCC)--> [ R2: 150 ohm ] --(LED current limit)--> [ D1: Red LED ] --(cathode at VC)--> [ Q1:C 2N2222 ]
[ Q1:C 2N2222 ] --(collector-emitter path)--> [ Q1:E 2N2222 ] --(0 / GND)--> [ V1: 0 V ]

Control / base path:
[ VSIG: 0/5 V Logic Source ] --(VIN)--> [ R1: 1 kohm ] --(VB)--> [ Q1:B 2N2222 ]
[ Q1:B 2N2222 ] --(base-emitter junction)--> [ Q1:E 2N2222 ] --(0 / GND)--> [ VSIG: 0 V ]

Node labels:
[ VIN ] --> [ R1 ] --> [ VB ] --> [ Q1:B ]
[ VCC ] --> [ R2 ] --> [ D1 Anode ]
[ D1 Cathode ] --> [ VC ] --> [ Q1:C ]
[ Q1:E ] --> [ 0 / GND ]

Optional measurements:
[ M1 DMM ] --(measure V_B or V_C vs 0)--> [ VB / VC ] --> [ 0 / GND ]
[ M2 DMM ] --(current mode, inserted in series where needed)--> [ Base path or Load path ]

Diagrama eléctrico

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Mediciones y pruebas

1. Comprobación con alimentación apagada
2. Verifica todas las conexiones antes de aplicar alimentación.
3. Confirma que el emisor de Q1 va a 0.

4. Confirma que R1 está en serie entre VIN y VB.

5. Prueba en estado OFF

6. Ajusta VSIG = 0 V.
7. Mide Vb desde VB hasta 0: se espera cerca de 0 V.
8. Mide Vce desde VC hasta 0: se espera cerca de 5 V.
9. Observa D1: debe estar en OFF.
10. Mide Ib: se espera aproximadamente 0 mA.

11. Mide Ic: se espera aproximadamente 0 mA.

12. Prueba en estado ON

13. Ajusta VSIG = 5 V.
14. Mide Vb: se espera aproximadamente 0.7 V.
15. Mide Vbe: se espera aproximadamente entre 0.65 V y 0.8 V.
16. Mide Ib colocando el medidor en serie con R1: se espera aproximadamente 4.3 mA.
17. Mide Vc: se espera bajo, típicamente por debajo de 0.2 V a 0.3 V.
18. Mide Vce: se espera por debajo de 0.2 V si se alcanza la saturación.
19. Mide Ic en serie con la trayectoria del colector: se espera aproximadamente entre 18 mA y 20 mA.

20. Observa D1: debe estar claramente en ON.

21. Comprobación de seguridad de la salida lógica

22. Compara la Ib medida con la corriente máxima de salida permitida por la salida lógica.

23. Si la especificación de la salida lógica es menor que la corriente de base medida, aumenta R1.

24. Cálculo de verificación

25. Calcula la ganancia medida en modo de conmutación: Ic / Ib.
26. Ejemplo con valores medidos: 19 mA / 4.3 mA ≈ 4.4

27. Esto es consistente con conmutación en saturación, donde el transistor es sobreactivado intencionalmente.

28. Criterios de aprobación

29. Ib no excede el límite de la salida lógica.
30. D1 se enciende completamente con lógica HIGH y se apaga completamente con lógica LOW.
31. Vce en estado ON es lo bastante bajo como para confirmar saturación.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Base Biasing with Resistor
.width out=256

V1 VCC 0 DC 5
VSIG VIN 0 PULSE(0 5 10m 1u 1u 245m 1s)

R1 VIN VB 1k
R2 VCC VLED 150
D1 VLED VC DRED
Q1 VC VB 0 Q2N2222

* Optional multimeter loading approximations (high impedance voltmeters)
RM1 VC 0 10Meg
RM2 VB 0 10Meg

* Alias nodes for guaranteed logging
VALIASIN IN VIN 0
VALIASOUT OUT VC 0

.model DRED D(IS=1e-18 N=2.0 RS=10 CJO=20p VJ=0.75 M=0.5 TT=50n BV=5 IBV=10u)
* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

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* Practical case: Base Biasing with Resistor
.width out=256

V1 VCC 0 DC 5
VSIG VIN 0 PULSE(0 5 10m 1u 1u 245m 1s)

R1 VIN VB 1k
R2 VCC VLED 150
D1 VLED VC DRED
Q1 VC VB 0 Q2N2222

* Optional multimeter loading approximations (high impedance voltmeters)
RM1 VC 0 10Meg
RM2 VB 0 10Meg

* Alias nodes for guaranteed logging
VALIASIN IN VIN 0
VALIASOUT OUT VC 0

.model DRED D(IS=1e-18 N=2.0 RS=10 CJO=20p VJ=0.75 M=0.5 TT=50n BV=5 IBV=10u)
.model Q2N2222 NPN(IS=1e-14 BF=200 VAF=100 IKF=0.1 ISE=1e-13 NE=1.5 BR=5 NR=1.0 VAR=25 IKR=0.05
+ RC=0.5 RE=0.2 RB=10 CJE=25p VJE=0.75 MJE=0.33 TF=0.4n XTF=2 CJC=8p VJC=0.55 MJC=0.33 TR=50n)

.save V(IN) V(OUT) V(VIN) V(VC) V(VB) V(VLED) I(V1) I(VSIG)

.op
.print op V(IN) V(OUT) V(VIN) V(VC) V(VB) V(VLED) I(V1) I(VSIG)

.tran 0.1m 250m
.print tran V(IN) V(OUT) V(VIN) V(VC) V(VB) V(VLED) I(V1) I(VSIG)

.end

Resultados de Simulación (Transitorio)

Show raw data table (2528 rows)

Index   time            v(in)           v(out)          v(vin)          v(vc)           v(vb)           v(vled)         v1#branch       vsig#branch
0	0.000000e+00	0.000000e+00	3.623103e+00	0.000000e+00	3.623103e+00	3.624741e-09	4.999946e+00	-3.62318e-07	3.624741e-12
1	1.000000e-06	0.000000e+00	3.623104e+00	0.000000e+00	3.623104e+00	6.699379e-09	4.999946e+00	-3.62321e-07	6.699379e-12
2	2.000000e-06	0.000000e+00	3.623105e+00	0.000000e+00	3.623105e+00	6.506970e-09	4.999946e+00	-3.62321e-07	6.506970e-12
3	4.000000e-06	0.000000e+00	3.623106e+00	0.000000e+00	3.623106e+00	5.984372e-09	4.999946e+00	-3.62320e-07	5.984372e-12
4	8.000000e-06	0.000000e+00	3.623108e+00	0.000000e+00	3.623108e+00	5.188535e-09	4.999946e+00	-3.62320e-07	5.188535e-12
5	1.600000e-05	0.000000e+00	3.623110e+00	0.000000e+00	3.623110e+00	4.293865e-09	4.999946e+00	-3.62319e-07	4.293865e-12
6	3.200000e-05	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.693772e-09	4.999946e+00	-3.62318e-07	3.693772e-12
7	6.400000e-05	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.610539e-09	4.999946e+00	-3.62318e-07	3.610539e-12
8	1.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.631021e-09	4.999946e+00	-3.62318e-07	3.631021e-12
9	2.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.621414e-09	4.999946e+00	-3.62318e-07	3.621414e-12
10	3.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.626121e-09	4.999946e+00	-3.62318e-07	3.626121e-12
11	4.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.624676e-09	4.999946e+00	-3.62318e-07	3.624676e-12
12	5.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.623957e-09	4.999946e+00	-3.62318e-07	3.623957e-12
13	6.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.626113e-09	4.999946e+00	-3.62318e-07	3.626113e-12
14	7.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.623011e-09	4.999946e+00	-3.62318e-07	3.623011e-12
15	8.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.626745e-09	4.999946e+00	-3.62318e-07	3.626745e-12
16	9.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.622584e-09	4.999946e+00	-3.62318e-07	3.622584e-12
17	1.028000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.627045e-09	4.999946e+00	-3.62318e-07	3.627045e-12
18	1.128000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.622367e-09	4.999946e+00	-3.62318e-07	3.622367e-12
19	1.228000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.627168e-09	4.999946e+00	-3.62318e-07	3.627168e-12
20	1.328000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.622305e-09	4.999946e+00	-3.62318e-07	3.622305e-12
21	1.428000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.627229e-09	4.999946e+00	-3.62318e-07	3.627229e-12
22	1.528000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.622257e-09	4.999946e+00	-3.62318e-07	3.622257e-12
23	1.628000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.627228e-09	4.999946e+00	-3.62318e-07	3.627228e-12
... (2504 more rows) ...

Errores comunes y cómo evitarlos

1. No usar resistor de base
2. Error: conectar la salida lógica directamente a la base del transistor.
3. Resultado: corriente de base excesiva y posible daño a la salida lógica.

4. Solución: coloca siempre R1 entre VIN y VB.

5. Elegir un resistor de base demasiado grande

6. Error: usar R1 = 10 kΩ sin comprobar la corriente.
7. Resultado: la corriente de base puede ser demasiado baja, por lo que el transistor puede no saturarse.

8. Solución: calcula Ib a partir de la corriente de carga y usa una ganancia forzada de aproximadamente 10 para conmutación.

9. Invertir los terminales del transistor

10. Error: intercambiar colector y emisor.
11. Resultado: voltajes anómalos, corriente de carga débil o ausencia de conmutación.
12. Solución: confirma el pinout del 2N2222 en su hoja de datos antes de cablear.

Solución de problemas

• Síntoma: el LED nunca se enciende
• Causa: VSIG no está llegando a 5 V, o la base de Q1 no está conectada a través de R1.

• Solución: mide VIN y VB; verifica la continuidad de R1 y el pinout del transistor.

• Síntoma: el LED está tenue

• Causa: el transistor no está saturado porque R1 es demasiado grande.

• Solución: reduce R1 después de comprobar el límite de corriente de la salida lógica.

• Síntoma: el voltaje de salida lógica cae cuando está en ON

• Causa: la demanda de corriente de base es demasiado alta para la fuente lógica.

• Solución: aumenta R1 o usa una etapa driver con transistor.

• Síntoma: el LED permanece encendido todo el tiempo

• Causa: conexionado incorrecto en el nodo del colector o polarización de base no intencionada.

• Solución: comprueba que el emisor de Q1 está en 0 y que VIN realmente baja a 0 V en el estado LOW.

• Síntoma: la Vce medida es alta cuando está en ON

• Causa: corriente de base insuficiente o cableado incorrecto de la carga del colector.
• Solución: verifica Ib, recalcula R1 y comprueba R2 y la orientación de D1.

Posibles mejoras y extensiones

• Añade un resistor pull-down de 10 kΩ desde VB hasta 0 para que el transistor permanezca en OFF si la fuente lógica se desconecta o queda en alta impedancia.
• Sustituye la carga LED por una bobina de relé y añade un diodo flyback en paralelo con la bobina para estudiar la conmutación de transistores con cargas inductivas.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Medio. Implemente una función lógica XOR utilizando puertas NAND universales para controlar una fuente de luz desde dos ubicaciones independientes.

Objetivo y caso de uso

En este caso, construirá un circuito lógico digital que replica un sistema de conmutación residencial de 2 vías (luz de pasillo) utilizando un solo CI 74HC00 de cuádruple puerta NAND. Al combinar cuatro puertas NAND, sintetizará la función O-Exclusiva (XOR), demostrando que las puertas NAND son bloques de construcción «universales».

Por qué es útil:
* Simulación de cableado residencial: Demuestra cómo dos interruptores pueden alternar independientemente una sola carga (lógica de pasillo/escalera).
* Síntesis de lógica digital: Enseña cómo construir lógica compleja (XOR) a partir de puertas universales básicas (NAND).
* Circuitos aritméticos: Esta topología XOR específica es el componente fundamental de un «Semisumador» digital utilizado en las ALU de las CPU.
* Detección de errores: La lógica XOR se utiliza para calcular bits de paridad para la transmisión de datos.

Resultado esperado:
* Estado 00: Cuando ambos interruptores están OFF, el LED está OFF.
* Estado 01/10: Cuando solo un interruptor está ON, el LED está ON (Nivel lógico alto > 3.5 V).
* Estado 11: Cuando ambos interruptores están ON, el LED está OFF.
* Universalidad: Demostración exitosa de que 4 puertas NAND = 1 puerta XOR.

Público objetivo: Estudiantes de electrónica y aficionados familiarizados con las puertas lógicas básicas.

Materiales

• V1: Fuente de alimentación de 5 V CC, función: Alimentación del circuito principal.
• U1: 74HC00, función: CI de cuádruple puerta NAND de 2 entradas.
• S1: Interruptor SPST, función: Entrada A (Interruptor 1).
• S2: Interruptor SPST, función: Entrada B (Interruptor 2).
• R1: Resistencia de 10 kΩ, función: Pull-down para Entrada A.
• R2: Resistencia de 10 kΩ, función: Pull-down para Entrada B.
• R3: Resistencia de 330 Ω, función: Limitación de corriente del LED.
• D1: LED rojo, función: Indicador de salida (Luz).

Pin-out del CI utilizado

Chip seleccionado: 74HC00 (Cuádruple puerta NAND de 2 entradas)

Guía de conexionado

• V1: Conectar el terminal positivo al nodo VCC y el terminal negativo al nodo 0.
• U1 (Alimentación): Conectar el Pin 14 a VCC y el Pin 7 a 0.
• S1: Conectar un lado a VCC y el otro al nodo INPUT_A.
• R1: Conectar entre el nodo INPUT_A y el nodo 0.
• S2: Conectar un lado a VCC y el otro al nodo INPUT_B.
• R2: Conectar entre el nodo INPUT_B y el nodo 0.
• U1 (Puerta 1): Conectar el Pin 1 a INPUT_A, el Pin 2 a INPUT_B. El Pin 3 es el nodo NAND_1_OUT.
• U1 (Puerta 2): Conectar el Pin 4 a INPUT_A, el Pin 5 a NAND_1_OUT. El Pin 6 es el nodo NAND_2_OUT.
• U1 (Puerta 3): Conectar el Pin 10 a INPUT_B, el Pin 9 a NAND_1_OUT. El Pin 8 es el nodo NAND_3_OUT.
• U1 (Puerta 4): Conectar el Pin 12 a NAND_2_OUT, el Pin 13 a NAND_3_OUT. El Pin 11 es el nodo FINAL_OUT.
• R3: Conectar entre el nodo FINAL_OUT y el Ánodo de D1.
• D1: Conectar el Cátodo al nodo 0.

Diagrama de bloques conceptual

Esquemático

Title: Practical case: Light switching from two points (XOR Logic)

INPUT STAGE                  LOGIC PROCESSING (74HC00)                  OUTPUT STAGE
(User Controls)              (NAND-based XOR Circuit)                   (Indicator)

                                     (Pin 4)
VCC --> [ S1 ] --(Node A)----------> [ U1:Gate 2 ] --(NAND_2)--\
          |                          (Pin 5,6)                  \
       [ R1 ]                            ^                       \
          v                              |                        \
         GND                        (NAND_1_OUT)                   \
                                         |                          \
                                         |                           \
(Node A) & (Node B) -----------> [ U1:Gate 1 ]                        --> [ U1:Gate 4 ] --(FINAL)--> [ R3 ] --> [ D1: LED ] --> GND
                                 (Pin 1,2->3)                        /    (Pin 12,13->11)
                                         |                          /
                                         |                         /
                                    (NAND_1_OUT)                  /
          ^                              |                       /
       [ R2 ]                            v                      /
          |                          (Pin 9)                   /
VCC --> [ S2 ] --(Node B)----------> [ U1:Gate 3 ] --(NAND_3)-/
                                     (Pin 10,8)

Diagrama eléctrico

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Tabla de verdad

Mediciones y pruebas

1. Comprobación del estado inicial: Asegúrese de que ambos S1 y S2 estén abiertos. Mida el voltaje en el Pin 11 (FINAL_OUT). Debería ser < 0.5 V (Lógica 0). D1 debería estar apagado.
2. Conmutación del primer interruptor: Cierre solo S1. Mida el voltaje en el Pin 11. Debería estar cerca de 5 V (Lógica 1). D1 debería encenderse.
3. Conmutación del segundo interruptor: Abra S1 y cierre S2. Observe D1. Debería encenderse de nuevo (Lógica 1).
4. Comprobación de colisión: Cierre S1 y S2 simultáneamente. Mida el voltaje en el Pin 3 (NAND_1_OUT). Dado que ambas entradas están en Alto (High), el Pin 3 debe estar en Bajo (Low). En consecuencia, el Pin 11 (FINAL_OUT) debería pasar a Bajo (Low), apagando D1.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Light switching from two points
* Title: Light switching from two points

* ==============================================================================
* COMPONENT MODELS
* ==============================================================================

* Simple LED Model
.model DLED D(IS=1e-22 RS=10 N=1.5 CJO=10p BV=5 IBV=10u)

* Voltage Controlled Switch Model for Buttons
* Vt=2.5V threshold, Ron=1 ohm, Roff=10Meg ohm
.model SW_PUSH SW(Vt=2.5 Ron=1 Roff=10Meg)

* ==============================================================================
* MAIN CIRCUIT
* ==============================================================================

* --- Power Supply ---
* V1: 5 V DC power supply
* ... (truncated in public view) ...

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* Practical case: Light switching from two points
* Title: Light switching from two points

* ==============================================================================
* COMPONENT MODELS
* ==============================================================================

* Simple LED Model
.model DLED D(IS=1e-22 RS=10 N=1.5 CJO=10p BV=5 IBV=10u)

* Voltage Controlled Switch Model for Buttons
* Vt=2.5V threshold, Ron=1 ohm, Roff=10Meg ohm
.model SW_PUSH SW(Vt=2.5 Ron=1 Roff=10Meg)

* ==============================================================================
* MAIN CIRCUIT
* ==============================================================================

* --- Power Supply ---
* V1: 5 V DC power supply
V1 VCC 0 DC 5

* --- Input A (Switch 1) ---
* Simulating physical switch S1 connecting VCC to INPUT_A
* Controlled by V_ACT_S1 (User pressing the button)
* Timing: Period 100us, Width 50us (Toggles faster)
V_ACT_S1 S1_CTRL 0 PULSE(0 5 0 1u 1u 50u 100u)
S1 VCC INPUT_A S1_CTRL 0 SW_PUSH

* R1: 10 kΩ pull-down for Input A
R1 INPUT_A 0 10k

* --- Input B (Switch 2) ---
* Simulating physical switch S2 connecting VCC to INPUT_B
* Controlled by V_ACT_S2 (User pressing the button)
* Timing: Period 200us, Width 100us (Toggles slower)
V_ACT_S2 S2_CTRL 0 PULSE(0 5 0 1u 1u 100u 200u)
S2 VCC INPUT_B S2_CTRL 0 SW_PUSH

* R2: 10 kΩ pull-down for Input B
R2 INPUT_B 0 10k

* --- Logic IC U1: 74HC00 ---
* Quad 2-input NAND gate IC
* Pin connections per Wiring Guide:
* P1=INPUT_A, P2=INPUT_B, P3=NAND_1_OUT
* P4=INPUT_A, P5=NAND_1_OUT, P6=NAND_2_OUT
* P7=0 (GND)
* P8=NAND_3_OUT, P9=NAND_1_OUT, P10=INPUT_B
* P11=FINAL_OUT, P12=NAND_2_OUT, P13=NAND_3_OUT
* P14=VCC
XU1 INPUT_A INPUT_B NAND_1_OUT INPUT_A NAND_1_OUT NAND_2_OUT 0 NAND_3_OUT NAND_1_OUT INPUT_B FINAL_OUT NAND_2_OUT NAND_3_OUT VCC 74HC00

* --- Output Stage ---
* R3: 330 Ω resistor
R3 FINAL_OUT LED_NODE 330

* D1: Red LED
D1 LED_NODE 0 DLED

* ==============================================================================
* SUBCIRCUITS
* ==============================================================================

* Subcircuit for 74HC00 Quad 2-Input NAND Gate
* Uses continuous behavioral sources for robust convergence
* Pinout: 1=1A, 2=1B, 3=1Y, 4=2A, 5=2B, 6=2Y, 7=GND, 8=3Y, 9=3A, 10=3B, 11=4Y, 12=4A, 13=4B, 14=VCC
.subckt 74HC00 1 2 3 4 5 6 7 8 9 10 11 12 13 14
    * Gate 1 (1,2 -> 3)
    * Logic: Vout = VCC * (1 - (High(A) * High(B)))
    Bg1 3 7 V={V(14,7)*(1-(1/(1+exp(-50*(V(1,7)-2.5))))*(1/(1+exp(-50*(V(2,7)-2.5)))))}

    * Gate 2 (4,5 -> 6)
    Bg2 6 7 V={V(14,7)*(1-(1/(1+exp(-50*(V(4,7)-2.5))))*(1/(1+exp(-50*(V(5,7)-2.5)))))}

    * Gate 3 (9,10 -> 8)
    Bg3 8 7 V={V(14,7)*(1-(1/(1+exp(-50*(V(9,7)-2.5))))*(1/(1+exp(-50*(V(10,7)-2.5)))))}

    * Gate 4 (12,13 -> 11)
    Bg4 11 7 V={V(14,7)*(1-(1/(1+exp(-50*(V(12,7)-2.5))))*(1/(1+exp(-50*(V(13,7)-2.5)))))}
.ends

* ==============================================================================
* ANALYSIS COMMANDS
* ==============================================================================

.op
.tran 1u 500u

* Print critical nodes including Inputs and the Output driving the LED
.print tran V(INPUT_A) V(INPUT_B) V(FINAL_OUT) V(LED_NODE)

.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation confirms the XOR logic behavior required for 2-way switching. When inputs differ (e.g., t=51us: A=0, B=1 -> Out=5V; t=101us: A=1, B=1 -> Out=0V; t=180us: A=1, B=0 -> Out=5V), the LED is ON (approx 1.88V drop). When inputs match (0,0 or 1,1), the output is near 0V.
* bom_vs_spice equivalences ignored:
*   - Physical switches S1 and S2 are modeled as voltage-controlled switches (SW_PUSH) driven by PULSE sources (V_ACT_S1, V_ACT_S2) to simulate user interaction.
*   - The 74HC00 Quad NAND IC is modeled as a behavioral subcircuit using mathematical expressions for logic gates.
*   - The LED D1 is modeled as a generic diode DLED with specific parameters.
* overall_comment: The circuit is a classic XOR implementation using four NAND gates, correctly wired to simulate a 2-way light switch (staircase switch). The SPICE netlist accurately represents the BOM and wiring guide. The simulation results perfectly match the provided truth table: the LED lights up only when the switch states are different.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The simulation confirms the XOR logic behavior required for 2-way switching. When inputs differ (e.g., t=51us: A=0, B=1 -> Out=5V; t=101us: A=1, B=1 -> Out=0V; t=180us: A=1, B=0 -> Out=5V), the LED is ON (approx 1.88V drop). When inputs match (0,0 or 1,1), the output is near 0V.

Show raw data table (773 rows)

Index   time            v(input_a)      v(input_b)      v(final_out)    v(led_node)
0	0.000000e+00	4.995005e-03	4.995005e-03	-3.70921e-68	-1.32951e-36
1	1.000000e-08	4.995005e-03	4.995005e-03	-3.70921e-68	-3.37339e-37
2	2.000000e-08	4.995005e-03	4.995005e-03	-3.70921e-68	1.661518e-37
3	4.000000e-08	4.995005e-03	4.995005e-03	-3.70921e-68	2.976605e-37
4	8.000000e-08	4.995005e-03	4.995005e-03	-3.70921e-68	8.146600e-38
5	1.600000e-07	4.995005e-03	4.995005e-03	-3.70921e-68	-2.74917e-38
6	3.200000e-07	4.995005e-03	4.995005e-03	-3.70921e-68	-1.00046e-38
7	3.562500e-07	4.995005e-03	4.995005e-03	-3.70921e-68	-9.54478e-40
8	4.196875e-07	4.995005e-03	4.995005e-03	-3.70921e-68	1.440911e-39
9	4.372461e-07	4.995005e-03	4.995005e-03	-3.70921e-68	5.873353e-40
10	4.679736e-07	4.995005e-03	4.995005e-03	-3.70921e-68	-1.64244e-40
11	5.019934e-07	4.999500e+00	4.999500e+00	-3.70921e-68	5.471353e-16
12	5.700330e-07	4.999500e+00	4.999500e+00	-3.70921e-68	1.883035e-16
13	7.061121e-07	4.999500e+00	4.999500e+00	-3.70921e-68	-1.89304e-16
14	9.782703e-07	4.999500e+00	4.999500e+00	-3.70921e-68	1.713539e-16
15	1.000000e-06	4.999500e+00	4.999500e+00	-3.70921e-68	-8.76370e-17
16	1.043459e-06	4.999500e+00	4.999500e+00	-3.70921e-68	2.969253e-18
17	1.130378e-06	4.999500e+00	4.999500e+00	-3.70921e-68	1.336375e-17
18	1.304216e-06	4.999500e+00	4.999500e+00	-3.70921e-68	1.285658e-18
19	1.651892e-06	4.999500e+00	4.999500e+00	-3.70921e-68	-4.38731e-19
20	2.347244e-06	4.999500e+00	4.999500e+00	-3.70921e-68	-3.76487e-20
21	3.347244e-06	4.999500e+00	4.999500e+00	-3.70921e-68	3.641502e-21
22	4.347244e-06	4.999500e+00	4.999500e+00	-3.70921e-68	3.034717e-22
23	5.347244e-06	4.999500e+00	4.999500e+00	-3.70921e-68	-2.04956e-23
... (749 more rows) ...

Errores comunes y cómo evitarlos

1. Entradas flotantes: Olvidar R1 o R2 hace que las entradas «floten», a menudo leyéndose como Alto (High) debido al ruido electromagnético. Solución: Asegúrese siempre de que las entradas estén conectadas a Tierra (Ground) cuando el interruptor esté abierto.
2. Retroalimentación de puerta incorrecta: Cablear la salida del Pin 3 a las entradas incorrectas en las Puertas 2 o 3 destruye la lógica. Solución: Verifique dos veces que la salida de la primera NAND (Pin 3) se conecte TANTO a la segunda (Pin 5) como a la tercera (Pin 9) puerta.
3. Olvidar la alimentación: Los chips lógicos no funcionan pasivamente. Solución: Verifique 5 V en el Pin 14 y continuidad a Tierra en el Pin 7 antes de insertar señales.

Solución de problemas

• Síntoma: El LED está siempre ON, independientemente de la posición del interruptor.
  • Causa: Error de cableado en la puerta NAND final (Puerta 4) o salida cortocircuitada a VCC.
  • Solución: Compruebe las conexiones en los Pines 11, 12 y 13. Asegúrese de que el Pin 11 no esté tocando el riel positivo.
• Síntoma: El LED se comporta como una puerta OR (permanece ON cuando ambos interruptores están ON).
  • Causa: La primera puerta NAND (Puerta 1) no está inhibiendo la señal eficazmente.
  • Solución: Compruebe la continuidad en los Pines 1, 2 y 3. Si la salida de la Puerta 1 permanece en Alto (High) cuando las entradas están en Alto, la lógica XOR falla.
• Síntoma: El circuito funciona de forma errática al tocar los cables.
  • Causa: Faltan resistencias pull-down (entradas flotantes).
  • Solución: Verifique que R1 y R2 estén conectadas firmemente entre los pines de entrada y Tierra.

Posibles mejoras y extensiones

1. Conmutación de 3 vías: Añada un tercer interruptor y otra etapa XOR (utilizando un segundo 74HC00 o un 74HC86) para controlar la luz desde tres ubicaciones.
2. Comparación con CI dedicado: Construya el mismo circuito utilizando un 74HC86 (Cuádruple XOR) junto a este para comparar el retardo de propagación y la complejidad del cableado.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Medio – Construye un circuito de memoria estable para eliminar el ruido de interruptores mecánicos usando compuertas NAND acopladas en cruz.

Objetivo y caso de uso

En este caso práctico, construirás un Latch Set-Reset (SR) utilizando un CI 74HC00. Al disponer dos compuertas NAND en una topología de retroalimentación acoplada en cruz, el circuito crea un elemento de memoria biestable que ignora el ruido mecánico de «rebote» generado cuando se cierran los contactos de un interruptor físico.

Por qué es útil:
* Interfaz con interruptores mecánicos: Esencial para leer botones en sistemas digitales sin disparos falsos.
* Interrupciones de microcontrolador: Proporciona un flanco limpio (subida/bajada) para disparar interrupciones de hardware de manera confiable.
* Retención de estado: Mantiene el último estado conocido (Set o Reset) incluso después de que se libera el disparador de entrada (retorno a reposo).
* Control industrial: Utilizado en circuitos de control de motores «Marcha/Parada» donde la estabilidad es crítica para la seguridad.

Resultado esperado:
* Salida Q: Permanece en ALTO (5 V) cuando se dispara Set y se mantiene en ALTO hasta que se dispara Reset.
* Salida Q_bar: Siempre la inversa de Q (Lógica BAJA cuando Q es ALTA).
* Retroalimentación visual: Dos LEDs (Verde y Rojo) indicando claramente el estado almacenado.
* Inmunidad al ruido: La salida transiciona una vez limpiamente, incluso si los contactos del interruptor rebotan múltiples veces en milisegundos.

Público objetivo y nivel: Estudiantes de electrónica y aficionados de nivel intermedio.

Materiales

• V1: Fuente de alimentación de 5 V DC
• U1: 74HC00 (Cuádruple compuerta NAND de 2 entradas)
• SW1: Interruptor SPDT (Un Polo Doble Tiro), función: selector Set/Reset
• R1: Resistencia de 10 kΩ, función: pull-up para SET_N
• R2: Resistencia de 10 kΩ, función: pull-up para RESET_N
• R3: Resistencia de 330 Ω, función: limitación de corriente LED para Q
• R4: Resistencia de 330 Ω, función: limitación de corriente LED para Q_bar
• D1: LED Verde, función: Indicador para Estado Q (Activo)
• D2: LED Rojo, función: Indicador para Estado Q_bar (Inactivo)
• C1: Condensador de 100 nF, función: desacople para pines de alimentación de U1

Pin-out del CI utilizado

Chip: 74HC00 (Cuádruple compuerta NAND de 2 entradas)

Guía de conexionado

• Fuente de Alimentación:
• Conecta el terminal positivo de V1 al nodo VCC.
• Conecta el terminal negativo de V1 al nodo 0 (GND).
• Conecta C1 entre VCC y 0 (cerca de U1).
• Conecta el pin 14 de U1 a VCC.

• Conecta el pin 7 de U1 a 0.

• Etapa de Entrada (Interruptor y Pull-ups):

• Conecta R1 entre VCC y el nodo SET_N.
• Conecta R2 entre VCC y el nodo RESET_N.
• Conecta el terminal Común de SW1 al nodo 0.
• Conecta el terminal Normalmente Abierto (NO) de SW1 al nodo SET_N.

• Conecta el terminal Normalmente Cerrado (NC) de SW1 al nodo RESET_N. (Nota: Alternar SW1 lleva una línea a Bajo mientras la otra permanece en Alto).

• Núcleo Lógico (NANDs acopladas en cruz):

• Conecta el pin 1 (1 A) de U1 al nodo SET_N.
• Conecta el pin 2 (1B) de U1 al nodo Q_BAR.
• Conecta el pin 3 (1Y) de U1 al nodo Q.
• Conecta el pin 4 (2 A) de U1 al nodo RESET_N.
• Conecta el pin 5 (2B) de U1 al nodo Q.

• Conecta el pin 6 (2Y) de U1 al nodo Q_BAR.

• Etapa de Salida (Indicadores):

• Conecta R3 entre el nodo Q y el Ánodo de D1.
• Conecta el Cátodo de D1 al nodo 0.
• Conecta R4 entre el nodo Q_BAR y el Ánodo de D2.
• Conecta el Cátodo de D2 al nodo 0.

Diagrama de bloques conceptual

Esquemático

Title: Practical case: Debouncing SR Latch with NAND

      INPUT STAGE (Switch & Pull-ups)           LOGIC CORE (74HC00 Latch)               OUTPUT STAGE (Indicators)
      ================================          =========================               =========================

      [ VCC ]
         |
         V
      [ R1: 10k Pull-up ]
         |
         V
      (Node: SET_N) --------------------------> [ U1: NAND Gate A ] --(Signal: Q)-----> [ R3: 330 ] --> [ D1: Green LED ] --> GND
         ^                                      ^       |
         |                                      |       |
      [ SW1: SPDT Switch ]                      |       +--(Feedback: Q sends state to Gate B)
      (Connects GND to SET_N or RESET_N)        |
         |                                      +--(Feedback: Q_BAR maintains state of Gate A)
         v                                              |
      (Node: RESET_N) ------------------------> [ U1: NAND Gate B ] --(Signal: Q_BAR)-> [ R4: 330 ] --> [ D2: Red LED ] ----> GND
         ^
         |
      [ R2: 10k Pull-up ]
         |
         ^
         |
      [ VCC ]


      POWER & DECOUPLING:
      [ VCC ] --(Power)--> [ U1: Pin 14 ]
      [ GND ] --(Ground)--> [ U1: Pin 7 ]
      [ VCC ] --(Filter)--> [ C1: 100nF ] --> [ GND ]

Diagrama eléctrico

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Tabla de verdad

Las entradas del Latch SR NAND son Activas en Bajo.

Mediciones y pruebas

1. Encendido inicial: Enciende la fuente de 5 V. Asegúrate de que SW1 esté en una posición específica.
2. Verificar Reset: Alterna SW1 para llevar RESET_N a Bajo (y SET_N a Alto).
   • Confirma que el LED Rojo (D2, Q_bar) se ENCIENDE.
   • Confirma que el LED Verde (D1, Q) se APAGA.
   • Mide el voltaje en Q: debería ser aprox 0 V.
3. Verificar Set: Alterna SW1 para llevar SET_N a Bajo.
   • Confirma que el LED Verde (D1, Q) se ENCIENDE.
   • Confirma que el LED Rojo (D2, Q_bar) se APAGA.
   • Mide el voltaje en Q: debería ser aprox 5 V.
4. Prueba de antirrebote: Mientras mueves el interruptor, observa los LEDs. Deberían cambiar de estado instantáneamente sin parpadear, incluso si el contacto del interruptor es imperfecto.
5. Prueba de desconexión (Estado de retención): Si desconectas los cables del interruptor para que ambas entradas sean llevadas a Alto por R1/R2, los LEDs deben mantener su último estado válido.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Title: Practical case: Debouncing SR Latch with NAND
* NGSPICE Netlist
.width out=256

* --- Power Supply ---
V1 VCC 0 DC 5
C1 VCC 0 100n

* --- Input Stage (Switch and Pull-ups) ---
* R1 Pull-up for SET_N
R1 VCC SET_N 10k
* R2 Pull-up for RESET_N
R2 VCC RESET_N 10k

* --- Switch Simulation (SW1 SPDT) ---
* Control Signal Source
V_SW_CTRL CTRL 0 PULSE(0 5 100u 1u 1u 200u 600u)

* Inverted control signal for the NC contact
B_SW_INV CTRL_N 0 V=5-V(CTRL)
* ... (truncated in public view) ...

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* Title: Practical case: Debouncing SR Latch with NAND
* NGSPICE Netlist
.width out=256

* --- Power Supply ---
V1 VCC 0 DC 5
C1 VCC 0 100n

* --- Input Stage (Switch and Pull-ups) ---
* R1 Pull-up for SET_N
R1 VCC SET_N 10k
* R2 Pull-up for RESET_N
R2 VCC RESET_N 10k

* --- Switch Simulation (SW1 SPDT) ---
* Control Signal Source
V_SW_CTRL CTRL 0 PULSE(0 5 100u 1u 1u 200u 600u)

* Inverted control signal for the NC contact
B_SW_INV CTRL_N 0 V=5-V(CTRL)

* Switch Models (Threshold 2.5V)
.model SW_MECH SW(Vt=2.5 Vh=0.1 Ron=0.1 Roff=100Meg)

* S1 (NO Contact): Connects SET_N to 0 when CTRL is High
S1 SET_N 0 CTRL 0 SW_MECH

* S2 (NC Contact): Connects RESET_N to 0 when CTRL_N is High (CTRL is Low)
S2 RESET_N 0 CTRL_N 0 SW_MECH

* --- Logic Core (74HC00 Quad 2-Input NAND) ---
* Subcircuit for 74HC00 using robust behavioral NAND gates
* Pinout: 1=1A, 2=1B, 3=1Y, 4=2A, 5=2B, 6=2Y, 7=GND, 14=VCC
.subckt 74HC00 1 2 3 4 5 6 7 14
    * Gate 1 (Pins 1, 2 -> Output 3)
    * Logic: NAND. Implementation: Sigmoid-based continuous function for convergence.
    * Vout = VCC * (1 - (Sigmoid(A) * Sigmoid(B)))
    B_NAND1 3 7 V=V(14) * (1 - ( (1/(1+exp(-50*(V(1)-2.5)))) * (1/(1+exp(-50*(V(2)-2.5)))) ))

    * Gate 2 (Pins 4, 5 -> Output 6)
    B_NAND2 6 7 V=V(14) * (1 - ( (1/(1+exp(-50*(V(4)-2.5)))) * (1/(1+exp(-50*(V(5)-2.5)))) ))
.ends

* --- Instantiate U1 ---
* Wiring per guide: 1=SET_N, 2=Q_BAR, 3=Q, 4=RESET_N, 5=Q, 6=Q_BAR, 7=0, 14=VCC
XU1 SET_N Q_BAR Q RESET_N Q Q_BAR 0 VCC 74HC00

* --- Output Stage (Indicators) ---
* R3 between node Q and D1 Anode
R3 Q D1_A 330
* D1 Green LED (Q Active)
D1 D1_A 0 LED_GREEN

* R4 between node Q_BAR and D2 Anode
R4 Q_BAR D2_A 330
* D2 Red LED (Q_BAR Inactive)
D2 D2_A 0 LED_RED

* LED Models
.model LED_GREEN D(Is=1e-22 Rs=5 N=1.5 Eg=2.1)
.model LED_RED D(Is=1e-22 Rs=5 N=1.5 Eg=1.8)

* --- Simulation Commands ---
.op
.tran 1u 1ms

* --- Measurements ---
* Listing SET_N (Input) and Q (Output) first
.print tran V(SET_N) V(Q) V(RESET_N) V(Q_BAR) V(CTRL)

.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation confirms correct SR Latch behavior. At t=0, SET_N is Low and RESET_N is High, resulting in Q=High (Set state). At t=100us, the switch toggles: SET_N goes High and RESET_N goes Low, causing Q to go Low and Q_BAR to go High (Reset state). The latch holds state correctly between transitions.
* bom_vs_spice equivalences ignored:
*   - SW1 (SPDT Switch) is modeled using a voltage-controlled switch pair (S1, S2) driven by a PULSE source (V_SW_CTRL) and its inverse.
*   - U1 (74HC00 Quad NAND) is modeled using a behavioral subcircuit with sigmoid-based voltage sources.
* overall_comment: The circuit is a textbook example of a NAND-based SR latch used for switch debouncing. The SPICE implementation faithfully follows the wiring guide, using a clever behavioral model for the 74HC00 and a dual-switch setup to simulate the SPDT action. The transient analysis clearly demonstrates the Set and Reset actions corresponding to the switch position, matching the provided truth table perfectly.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The simulation confirms correct SR Latch behavior. At t=0, SET_N is Low and RESET_N is High, resulting in Q=High (Set state). At t=100us, the switch toggles: SET_N goes High and RESET_N goes Low, causing Q to go Low and Q_BAR to go High (Reset state). The latch holds state correctly between transitions.

Show raw data table (1072 rows)

Index   time            v(set_n)        v(q)            v(reset_n)      v(q_bar)        v(ctrl)
0	0.000000e+00	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
1	1.000000e-08	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
2	2.000000e-08	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
3	4.000000e-08	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
4	8.000000e-08	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
5	1.600000e-07	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
6	3.200000e-07	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
7	6.400000e-07	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
8	1.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
9	2.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
10	3.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
11	4.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
12	5.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
13	6.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
14	7.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
15	8.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
16	9.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
17	1.028000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
18	1.128000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
19	1.228000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
20	1.328000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
21	1.428000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
22	1.528000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
23	1.628000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
... (1048 more rows) ...

Errores comunes y cómo evitarlos

1. Dejar entradas flotando: Si quitas el interruptor y no tienes las resistencias R1/R2, las entradas flotan, causando oscilación impredecible. Solución: Usa siempre resistencias pull-up (10 kΩ) en las entradas del latch NAND.
2. Confundir Activo en Bajo vs. Activo en Alto: Los usuarios a menudo esperan que un «1» active el latch. Un latch NAND se activa cuando la entrada va a «0». Solución: Recuerda que los latches NAND se disparan con pulsos a tierra (Bajo).
3. Estado prohibido: presionar dos botones simultáneamente (si se usan botones en lugar de SPDT) crea un 0 Lógico en ambas entradas, forzando ambas salidas a Alto. Solución: Evita mecánicamente las pulsaciones simultáneas o diseña lógica para priorizar una entrada.

Solución de problemas

• Ambos LEDs están ENCENDIDOS:
  • Causa: Tanto SET_N como RESET_N están conectados a Tierra (Lógica 0) simultáneamente.
  • Solución: Revisa el cableado del interruptor; asegúrate de no estar cortocircuitando ambas entradas a tierra.
• El circuito no retiene el estado (los LEDs parpadean o siguen al interruptor vagamente):
  • Causa: Falta la conexión de retroalimentación.
  • Solución: Asegúrate de que el cable del Pin 3 (Q) vaya al Pin 5, y el del Pin 6 (Q_BAR) vaya al Pin 2.
• El chip se calienta:
  • Causa: Cortocircuito en la salida o polaridad de alimentación invertida.
  • Solución: Comprueba que R3 y R4 estén presentes (no conectes LEDs directamente a las salidas) y verifica que el Pin 14 sea 5 V y el Pin 7 sea GND.

Posibles mejoras y extensiones

1. Latch SR con habilitación (Gated): Agrega dos compuertas NAND extra (usando las dos restantes en el 74HC00) para añadir una señal de «Enable» (Habilitación), convirtiéndolo en una celda de memoria síncrona.
2. Controlador de contador digital: Usa la salida Q para manejar la entrada de reloj de un contador CD4017 o 74HC4017, demostrando que la pulsación manual del botón genera exactamente un pulso de reloj limpio.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Medio. Compare el rizado de tensión en una fuente de alimentación básica variando la capacitancia de filtrado bajo carga.

Objetivo y caso de uso

En este caso práctico, construirá un circuito Rectificador de Puente de Onda Completa acoplado a un banco de condensadores de filtro seleccionable y una carga resistiva. Analizará cómo afecta el valor del condensador de filtro a la calidad de la salida de CC midiendo el voltaje de «rizado» superpuesto a la señal de CC.

• Fuentes de alimentación de audio: Reducción del zumbido de 50/60 Hz en amplificadores y altavoces.
• Alimentación de lógica digital: Asegurar niveles de tensión estables para evitar reinicios del microcontrolador o comportamientos erráticos.
• Acondicionamiento de sensores: Suministro de energía CC limpia a sensores analógicos para lecturas precisas.
• Carga de baterías: Suavizado de la corriente de carga para prolongar la vida útil de la batería.

Resultado esperado:
* Transformación de forma de onda: Observación visual de la onda sinusoidal de CA convirtiéndose en CC pulsante, y luego en CC suave.
* Voltaje de rizado (Vripple): Un alto voltaje de rizado pico a pico (> 5 V) con un condensador pequeño (10 µF).
* Efecto de suavizado: Un voltaje de rizado significativamente reducido (< 0.5 V) al cambiar a un condensador grande (470 µF).
* Público objetivo: Estudiantes de electrónica de nivel intermedio y aficionados familiarizados con conceptos de CA/CC.

Materiales

• V1: Secundario de transformador de CA de 12 V (RMS) o generador de funciones de CA (60 Hz), función: Fuente de alimentación de CA.
• D1: Diodo 1N4007, función: Rectificador de puente arriba a la izquierda.
• D2: Diodo 1N4007, función: Rectificador de puente arriba a la derecha.
• D3: Diodo 1N4007, función: Rectificador de puente abajo a la izquierda.
• D4: Diodo 1N4007, función: Rectificador de puente abajo a la derecha.
• R1: Resistencia de 220 Ω (se recomienda una potencia nominal de 2 Watts), función: Carga estática.
• C1: Condensador electrolítico de 10 µF (25 V o superior), función: Filtro de bajo valor.
• C2: Condensador electrolítico de 470 µF (25 V o superior), función: Filtro de alto valor.
• S1: Interruptor SPDT o cable puente, función: Selecciona entre C1 y C2.
• Equipo de prueba: Osciloscopio (preferido) o Multímetro con capacidades de medición de CA/CC.

Guía de conexionado

Construya el circuito utilizando las siguientes conexiones de nodos. Asegúrese de que los condensadores electrolíticos estén conectados con la polaridad correcta (terminal Positivo a V_DC, terminal Negativo a 0 / GND).

• V1 (Fuente): Se conecta entre el nodo AC_L y el nodo AC_N.
• D1: El ánodo se conecta a AC_L, el cátodo se conecta a V_DC.
• D2: El ánodo se conecta a AC_N, el cátodo se conecta a V_DC.
• D3: El ánodo se conecta a 0 (GND), el cátodo se conecta a AC_L.
• D4: El ánodo se conecta a 0 (GND), el cátodo se conecta a AC_N.
• R1 (Carga): Se conecta entre el nodo V_DC y el nodo 0 (GND).
• C1 (Caso de prueba A): Terminal positivo a V_DC, terminal negativo a 0 (GND).
• C2 (Caso de prueba B): Terminal positivo a V_DC, terminal negativo a 0 (GND) (Reemplace C1 por C2 para la segunda prueba).

Diagrama de bloques conceptual

Esquemático

[ INPUT SOURCE ]              [ RECTIFICATION ]                [ FILTER STAGE ]                 [ OUTPUT LOAD ]

                                                                                              +-> [ Capacitor C1 ] -+
                                                                  |     (10 uF)         |
 [ AC Source V1 ] --(12 V AC)--> [ Bridge Rectifier ] --(Raw DC)-->+                     +--(V_DC)--> [ Load Resistor R1 ]
    (12 V RMS)                   [  D1, D2, D3, D4  ]              |   [ Switch S1  ]    |            (220 Ohm)
                                                                  +-> [ Capacitor C2 ] -+                |
                                                                        (470 uF)                         |
                                                                                                         |
                                                                                                         v
                                                                                                  [ Oscilloscope ]
                                                                                                  (Measure Ripple)

Diagrama eléctrico

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Mediciones y pruebas

Siga estos pasos para validar la eficiencia del suavizado:

1. Línea base (Sin condensador): Retire temporalmente cualquier condensador. Mida V_DC con un osciloscopio. Debería ver una señal rectificada de onda completa (jorobas que van a 0 V) a 120 Hz (o 100 Hz).
2. Prueba de condensador pequeño (C1 = 10 µ F):
   • Inserte $C1$.
   • Mida el voltaje pico (Vpeak) y el voltaje de valle mínimo (Vmin).
   • Calcule el Rizado: Vripple = Vpeak – Vmin.
   • Expectativa: Rizado de diente de sierra significativo (descarga rápida).
3. Prueba de condensador grande (C2 = 470 µ F):
   • Reemplace $C1$ con $C2$.
   • Mida Vpeak y Vmin nuevamente.
   • Expectativa: La línea de CC es mucho más plana; Vmin se mantiene cerca de Vpeak.
4. Promedio de CC: Cambie su multímetro a Voltios CC. Compare la lectura de $C1$ frente a $C2$. El voltaje promedio con $C2$ será mayor porque el condensador mantiene la carga por más tiempo.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Linear supply voltage smoothing
*
* Description:
* This netlist simulates a full-wave bridge rectifier power supply with a 
* selectable smoothing capacitor.
* - 0ms to 100ms: C1 (10uF) is connected (High Ripple case).
* - 100ms to 200ms: C2 (470uF) is connected (Low Ripple case), simulating
*   switch S1 toggling.
*
* Connections:
* V1 (AC Source) -> Nodes AC_L, AC_N
* D1-D4 (Bridge) -> Nodes AC_L, AC_N, V_DC, 0 (GND)
* R1 (Load)      -> Nodes V_DC, 0
* S1 (Switch)    -> Modeled via S_C1 and S_C2 connecting V_DC to C1/C2
*
* -----------------------------------------------------------------------------

* --- AC Power Source ---
* 12V RMS AC, 60Hz. 
* Peak Voltage = 12 * sqrt(2) = 16.97 V
* ... (truncated in public view) ...

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* Linear supply voltage smoothing
*
* Description:
* This netlist simulates a full-wave bridge rectifier power supply with a 
* selectable smoothing capacitor.
* - 0ms to 100ms: C1 (10uF) is connected (High Ripple case).
* - 100ms to 200ms: C2 (470uF) is connected (Low Ripple case), simulating
*   switch S1 toggling.
*
* Connections:
* V1 (AC Source) -> Nodes AC_L, AC_N
* D1-D4 (Bridge) -> Nodes AC_L, AC_N, V_DC, 0 (GND)
* R1 (Load)      -> Nodes V_DC, 0
* S1 (Switch)    -> Modeled via S_C1 and S_C2 connecting V_DC to C1/C2
*
* -----------------------------------------------------------------------------

* --- AC Power Source ---
* 12V RMS AC, 60Hz. 
* Peak Voltage = 12 * sqrt(2) = 16.97 V
V1 AC_L AC_N SIN(0 16.97 60)

* --- Bridge Rectifier (1N4007) ---
* D1: Anode=AC_L, Cathode=V_DC
D1 AC_L V_DC D1N4007
* D2: Anode=AC_N, Cathode=V_DC
D2 AC_N V_DC D1N4007
* D3: Anode=GND, Cathode=AC_L
D3 0 AC_L D1N4007
* D4: Anode=GND, Cathode=AC_N
D4 0 AC_N D1N4007

* --- Load Resistor ---
* 220 Ohm resistor across the DC output
R1 V_DC 0 220

* --- Filter Capacitors & Switching Logic ---
* We simulate the SPDT switch S1 by using two voltage-controlled switches.
* S_C1 connects V_DC to C1. S_C2 connects V_DC to C2.
* Control signals ensure only one is active at a time (break-before-make effectively).

* Capacitor C1 (10uF) path
S_C1 V_DC NET_C1 CTRL_C1 0 SW_MODEL
C1 NET_C1 0 10u

* Capacitor C2 (470uF) path
S_C2 V_DC NET_C2 CTRL_C2 0 SW_MODEL
C2 NET_C2 0 470u

* --- Control Signals (Dynamic Stimuli) ---
* CTRL_C1: Starts High (5V), goes Low (0V) at 100ms.
* Keeps C1 connected for the first 100ms.
V_CTRL_C1 CTRL_C1 0 PULSE(5 0 100m 1u 1u 1 2)

* CTRL_C2: Starts Low (0V), goes High (5V) at 100ms.
* Connects C2 for the remainder of the simulation.
V_CTRL_C2 CTRL_C2 0 PULSE(0 5 100m 1u 1u 1 2)

* --- Component Models ---
* Generic model for 1N4007 Power Diode
.model D1N4007 D(IS=7.03n RS=0.034 N=1.8 BV=1000 IBV=5u CJO=10p TT=100n)

* Ideal Switch Model (Threshold=2.5V, On-Res=10mOhm, Off-Res=100MegOhm)
.model SW_MODEL SW(Vt=2.5 Ron=0.01 Roff=100Meg)

* --- Analysis Directives ---
* Transient analysis: 200ms total time, 50us step size.
* This captures approx 6 cycles with C1 and 6 cycles with C2.
.tran 50u 200m

* Print directives for simulation log/plotting
.print tran V(V_DC) V(AC_L) V(AC_N)

.end

Resultados de Simulación (Transitorio)

Show raw data table (4050 rows)

Index   time            v(v_dc)         v(ac_l)         v(ac_n)
0	0.000000e+00	6.658603e-23	4.156609e-18	4.156609e-18
1	5.000000e-07	1.885342e-19	1.599385e-03	-1.59938e-03
2	1.000000e-06	6.893339e-12	3.198770e-03	-3.19877e-03
3	2.000000e-06	3.416858e-11	6.397539e-03	-6.39754e-03
4	4.000000e-06	1.718574e-10	1.279507e-02	-1.27951e-02
5	8.000000e-06	9.966330e-10	2.559012e-02	-2.55901e-02
6	1.325366e-05	3.861142e-09	4.239524e-02	-4.23952e-02
7	2.095388e-05	1.446061e-08	6.702595e-02	-6.70259e-02
8	3.129676e-05	5.099200e-08	1.001088e-01	-1.00109e-01
9	4.482862e-05	1.835180e-07	1.433897e-01	-1.43390e-01
10	6.128867e-05	6.888081e-07	1.960312e-01	-1.96031e-01
11	8.042390e-05	2.827323e-06	2.572195e-01	-2.57217e-01
12	1.019046e-04	1.303092e-05	3.258956e-01	-3.25883e-01
13	1.254895e-04	6.815023e-05	4.012964e-01	-4.01228e-01
14	1.509795e-04	4.024321e-04	4.828893e-01	-4.82487e-01
15	1.782228e-04	2.626479e-03	5.709779e-01	-5.68351e-01
16	2.071492e-04	1.723315e-02	6.705660e-01	-6.53333e-01
17	2.380619e-04	8.388777e-02	8.024272e-01	-7.18539e-01
18	2.734880e-04	2.529945e-01	9.997734e-01	-7.46779e-01
19	3.097680e-04	4.785526e-01	1.227902e+00	-7.49349e-01
20	3.521718e-04	7.463483e-01	1.496384e+00	-7.50036e-01
21	3.938443e-04	1.008721e+00	1.759554e+00	-7.50833e-01
22	4.438443e-04	1.322891e+00	2.074586e+00	-7.51694e-01
23	4.938443e-04	1.636032e+00	2.388601e+00	-7.52568e-01
... (4026 more rows) ...

Errores comunes y cómo evitarlos

• Polaridad del condensador invertida: Los condensadores electrolíticos explotarán si se conectan al revés. Solución: Asegúrese de que el lado marcado con una franja (negativo) se conecte al nodo 0 (GND) y el otro lado a la salida positiva del rectificador.
• Potencia de la resistencia subestimada: Una resistencia de 220 Ω a ~15 V CC disipa aproximadamente 1 Watt (P = V^2 / R). Usar una resistencia estándar de 1/4 W la quemará. Solución: Use una resistencia de potencia (2 W+) o aumente la resistencia a 1 kΩ (aunque esto reduce la visibilidad del rizado).
• Medición del rizado en configuración de CC: Un multímetro estándar en modo CC promedia el voltaje, ocultando el rizado. Solución: Use un osciloscopio para el análisis visual, o configure el multímetro en modo CA para medir solo el valor RMS del componente de rizado.

Solución de problemas

• Síntoma: No hay voltaje de salida en V_DC.
  • Causa: La fuente de CA no está encendida o los diodos del puente están abiertos/conectados incorrectamente.
  • Solución: Verifique la salida de V1 y compruebe la orientación de los diodos (marcas de anillo en los cátodos).
• Síntoma: El rizado no cambia al cambiar los condensadores.
  • Causa: Falta la resistencia de carga $R1$ o está en circuito abierto. Sin una carga, el condensador no tiene camino para descargarse, por lo que el voltaje permanece en el pico independientemente de la capacitancia.
  • Solución: Asegúrese de que $R1$ esté conectada firmemente en paralelo al condensador.
• Síntoma: El fusible se funde o el transformador zumba fuertemente.
  • Causa: Cortocircuito en el puente (por ejemplo, D1 y D3 cortocircuitando la red de CA).
  • Solución: Apague inmediatamente y verifique el cableado. Asegúrese de que AC_L y AC_N no estén conectados directamente a 0 o entre sí.

Posibles mejoras y extensiones

1. Regulador de voltaje: Agregue un regulador lineal LM7812 o LM317 después del condensador para ver cómo la regulación activa elimina el rizado restante.
2. Filtro Pi RC: Agregue una resistencia en serie y un segundo condensador ($C-R-C$) para crear un filtro de paso bajo pasivo, reduciendo aún más el rizado sin componentes activos (a costa de una caída de voltaje).

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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¿Quiénes somos?

Nivel: Medio — Diseñar y analizar un circuito que atenúa las frecuencias altas utilizando un condensador y una resistencia para verificar la frecuencia de corte.

Objetivo y caso de uso

En este caso práctico, construirá un Filtro Paso Bajo (LPF) pasivo de primer orden utilizando una resistencia y un condensador conectados en serie. Analizará cómo cambia la reactancia del condensador con la frecuencia, permitiendo el paso de frecuencias bajas mientras atenúa las señales por encima de un punto de corte calculado.

Por qué es útil:
* Reducción de ruido de audio: Elimina el siseo de alta frecuencia o la estática de las grabaciones de audio.
* Crossovers para subwoofers: Dirige solo las notas graves de baja frecuencia al controlador (driver) del subwoofer.
* Acondicionamiento de señal: Actúa como filtro anti-aliasing antes de la Conversión Analógico-Digital (ADC) para prevenir artefactos digitales.
* Suavizado de fuente de alimentación: Filtra el ruido de rizado de alta frecuencia de las líneas de alimentación de CC.

Resultado esperado:
* Banda de paso: Las frecuencias por debajo de ~1 kHz conservan aproximadamente su amplitud original (Vin ≈ Vout).
* Punto de corte: En la frecuencia de corte calculada (fc), el voltaje de salida cae a aproximadamente el 70,7% del voltaje de entrada (-3 dB).
* Banda de rechazo: Las frecuencias significativamente superiores a 1 kHz son fuertemente atenuadas.
* Desfase: Observar un retraso de fase de -45° en la frecuencia de corte.

Público objetivo y nivel: Estudiantes de electrónica y entusiastas del audio; Nivel: Medio.

Materiales

• V1: Fuente de voltaje CA (Onda senoidal, 5 Vpk, frecuencia ajustable), función: Simulación de señal de audio de entrada.
• R1: Resistencia de 1.6 kΩ, función: Limitación de corriente y parte del divisor de voltaje.
• C1: Condensador de 100 nF (cerámico o de película), función: Derivación a tierra dependiente de la frecuencia.
• Herramienta de medición: Osciloscopio (doble canal) o Trazador de Bode.

Guía de conexionado

Construya el circuito utilizando las siguientes conexiones. Observe los nombres de nodo explícitos para el análisis.

• V1 (Fuente): Conecte el terminal positivo al nodo VIN y el terminal negativo al nodo 0 (GND).
• R1: Conecte una patilla al nodo VIN y la otra patilla al nodo VOUT.
• C1: Conecte una patilla al nodo VOUT y la otra patilla al nodo 0 (GND).
• Osciloscopio Ch1: Conecte la punta de la sonda a VIN y la pinza de tierra a 0.
• Osciloscopio Ch2: Conecte la punta de la sonda a VOUT y la pinza de tierra a 0.

Diagrama de bloques conceptual

Esquemático

[ SIGNAL SOURCE ]               [ RC FILTER STAGE ]                 [ MEASUREMENT ]

                                       +--------------------------------------> [ Scope Ch1 (Input) ]
                              |
[ V1: AC Source ] --(VIN)-->--+--> [ R1: 1.6k Resistor ] --(VOUT)-->--+--> [ Scope Ch2 (Output) ]
      (5 Vpk)                                                         |
                                                                      +--> [ C1: 100nF Cap ] --> GND

Diagrama eléctrico

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Mediciones y pruebas

Siga estos pasos para validar el diseño del filtro (fc ≈ 1 kHz):

1. Prueba de baja frecuencia (Banda de paso):

   • Ajuste V1 a 100 Hz.
   • Mida el valor pico a pico de Vout. Debería ser casi idéntico a Vin (aprox. 5 V).

2. Verificación de frecuencia de corte (fc):

   • Aumente la frecuencia de V1 a 1 kHz.
   • Mida Vout. Debería caer a aproximadamente 0.707 × Vin (aprox. 3.53 V).
   • Mida la diferencia de fase entre Ch1 y Ch2. Vout debería retrasarse respecto a Vin aproximadamente 45°.

3. Prueba de alta frecuencia (Banda de rechazo):

   • Ajuste V1 a 10 kHz (una década por encima del corte).
   • Mida Vout. La amplitud debería estar significativamente atenuada (aprox. 0.5 V o -20 dB en relación con la entrada).

4. Análisis de diagrama de Bode (Opcional):

   • Si utiliza una simulación o un trazador de Bode, realice un barrido de 10 Hz a 100 kHz. Observe la pendiente de «caída» de -20 dB/década después del punto de corte.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: RC audio low-pass filter

* --- Components per BOM and Wiring Guide ---
* V1: AC Voltage Source (Sine Wave, 5 Vpk, 1kHz, AC 1V for Bode)
* Connected: Positive -> VIN, Negative -> 0 (GND)
V1 VIN 0 DC 0 AC 1 SIN(0 5 1000)

* R1: 1.6 kOhm resistor
* Connected: VIN -> VOUT
R1 VIN VOUT 1.6k

* C1: 100 nF capacitor
* Connected: VOUT -> 0 (GND)
C1 VOUT 0 100n

* --- Simulation Commands ---
* Using .control block to sequence analyses and printing correctly in ngspice
.control
    * Transient Analysis: 1kHz signal, run for 5ms
    tran 10u 5ms
* ... (truncated in public view) ...

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* Practical case: RC audio low-pass filter

* --- Components per BOM and Wiring Guide ---
* V1: AC Voltage Source (Sine Wave, 5 Vpk, 1kHz, AC 1V for Bode)
* Connected: Positive -> VIN, Negative -> 0 (GND)
V1 VIN 0 DC 0 AC 1 SIN(0 5 1000)

* R1: 1.6 kOhm resistor
* Connected: VIN -> VOUT
R1 VIN VOUT 1.6k

* C1: 100 nF capacitor
* Connected: VOUT -> 0 (GND)
C1 VOUT 0 100n

* --- Simulation Commands ---
* Using .control block to sequence analyses and printing correctly in ngspice
.control
    * Transient Analysis: 1kHz signal, run for 5ms
    tran 10u 5ms
    * Print transient results (Oscilloscope)
    print V(VIN) V(VOUT)

    * AC Analysis: Bode Plot, 10 Hz to 100 kHz
    ac dec 10 10 100k
    * Print AC results (Bode Plotter)
    print V(VOUT)

    * Operating Point
    op
.endc

.end

Resultados de Simulación (Transitorio)

Show raw data table (512 rows)

Index   time            v(vin)          v(vout)
0	0.000000e+00	0.000000e+00	0.000000e+00
1	1.000000e-07	3.141592e-03	1.962269e-06
2	1.084035e-07	3.405596e-03	2.141025e-06
3	1.252105e-07	3.933604e-03	2.526248e-06
4	1.588245e-07	4.989618e-03	3.462948e-06
5	2.260525e-07	7.101647e-03	6.001184e-06
6	3.605086e-07	1.132570e-02	1.373560e-05
7	6.294206e-07	1.977378e-02	3.982505e-05
8	1.167245e-06	3.666975e-02	1.343969e-04
9	2.242893e-06	7.046023e-02	4.923968e-04
10	4.394190e-06	1.380300e-01	1.878099e-03
11	8.696783e-06	2.730815e-01	7.282571e-03
12	1.730197e-05	5.424874e-01	2.825846e-02
13	2.730197e-05	8.535162e-01	6.884897e-02
14	3.730197e-05	1.161176e+00	1.257276e-01
15	4.730197e-05	1.464254e+00	1.976662e-01
16	5.730197e-05	1.761553e+00	2.834382e-01
17	6.730197e-05	2.051900e+00	3.818193e-01
18	7.730197e-05	2.334149e+00	4.915893e-01
19	8.730197e-05	2.607186e+00	6.115335e-01
20	9.730197e-05	2.869934e+00	7.404442e-01
21	1.073020e-04	3.121356e+00	8.771230e-01
22	1.173020e-04	3.360458e+00	1.020383e+00
23	1.273020e-04	3.586299e+00	1.169049e+00
... (488 more rows) ...

Errores comunes y cómo evitarlos

1. Intercambiar componentes (Paso alto vs. Paso bajo):
   • Error: Conectar C1 en serie y R1 a tierra crea un filtro Paso Alto.
   • Solución: Asegúrese de que el Condensador sea el componente conectado entre el nodo de salida y Tierra.
2. Ignorar la impedancia de carga:
   • Error: Conectar una carga de baja impedancia (como un altavoz de 8 Ω) directamente a VOUT.
   • Solución: Este filtro pasivo tiene una alta impedancia de salida. Utilice un búfer con amplificador operacional si maneja una carga pesada.
3. Usar condensadores polarizados incorrectamente:
   • Error: Usar un condensador electrolítico con polaridad inversa en un circuito de CA sin una polarización de CC.
   • Solución: Para señales de audio de CA pura, utilice condensadores no polarizados (cerámicos, de película o electrolíticos bipolares).

Solución de problemas

• Síntoma: Vout es cero en todas las frecuencias.
  • Causa: Cortocircuito en C1 o circuito abierto en R1.
  • Solución: Verifique la continuidad en C1; si pita, el condensador está en corto o el nodo está conectado a tierra accidentalmente.
• Síntoma: No se produce atenuación en frecuencias altas.
  • Causa: C1 está abierto (roto) o R1 está en corto.
  • Solución: Reemplace C1. Verifique que R1 mida 1.6 kΩ.
• Síntoma: La frecuencia de corte es totalmente incorrecta.
  • Causa: Valores de componentes incorrectos (por ejemplo, usar 100 pF en lugar de 100 nF).
  • Solución: Verifique los códigos de colores en las resistencias y las marcas en los condensadores (código 104 = 100 nF).

Posibles mejoras y extensiones

1. Filtro de segundo orden: Conecte en cascada dos etapas RC en serie para lograr una caída más pronunciada (-40 dB/década) para un mejor rechazo del ruido.
2. Filtro paso bajo activo: Añada un Amplificador Operacional (Op-Amp) para crear un filtro activo, permitiendo ganancia de señal y evitando que la carga afecte la respuesta de frecuencia del filtro.

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Carlos Núñez Zorrilla

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