Caso práctico: Lógica de bloqueo de alarma con NAND

Prototipo de Lógica de bloqueo de alarma con NAND (Maker Style)

Nivel: Básico – Construye un indicador de alarma activo en alto usando puertas NAND 74HC00 para comprender la lógica universal y la inversión de señales.

Objetivo y caso de uso

Construirás un circuito lógico digital donde tanto un sensor de alarma como un interruptor de habilitación (enable) deben activarse para encender un LED de advertencia, implementado en su totalidad con un único chip de puertas NAND 74HC00.

Este circuito es muy útil para demostrar conceptos digitales fundamentales:
* Demuestra el concepto de «puertas universales», mostrando cómo una puerta NAND puede cablearse como una puerta NOT (inversor) para lograr una función lógica AND.
* Ilustra cómo funciona una señal de habilitación («enable»), que es un método estándar en la industria para autorizar o bloquear de forma segura las operaciones de un sistema.
* Proporciona práctica directa en el manejo de niveles lógicos CMOS y en la configuración de redes pull-down para un funcionamiento fiable de los interruptores.

Resultado esperado:
* La señal intermedia (la salida de la primera puerta NAND) emitirá un nivel lógico BAJO (0 V) solo cuando ambas entradas estén en ALTO (5 V).
* La salida final será un nivel lógico ALTO (5 V) y encenderá el LED estrictamente cuando ambas entradas, Alarma (Alarm) y Habilitación (Enable), estén en ALTO.
* Verificarás en la práctica la tabla de verdad combinada de una puerta NAND y una puerta NOT.

Público objetivo: Principiantes en electrónica digital que están aprendiendo a manipular puertas lógicas.

Materiales

V1: Fuente de alimentación de 5 V CC
SW1: Interruptor SPST, función: Disparador de alarma
SW2: Interruptor SPST, función: Señal de habilitación
R1: Resistencia de 10 kΩ, función: pull-down para el nodo ALARM
R2: Resistencia de 10 kΩ, función: pull-down para el nodo ENABLE
R3: Resistencia de 330 Ω, función: limitador de corriente para el LED
U1: Cuádruple puerta NAND de 2 entradas 74HC00, función: evaluación lógica e inversión
D1: LED rojo, función: Indicador de alarma

Pin-out del CI utilizado

74HC00 (Cuádruple puerta NAND de 2 entradas)

Pin	Nombre	Función lógica	Conexión en este caso
1	1 A	Entrada 1 de NAND A	Nodo `ALARM` (desde SW1)
2	1B	Entrada 2 de NAND A	Nodo `ENABLE` (desde SW2)
3	1Y	Salida de NAND A	Nodo `INTERMEDIATE`
4	2 A	Entrada 1 de NAND B	Nodo `INTERMEDIATE`
5	2B	Entrada 2 de NAND B	Nodo `INTERMEDIATE`
6	2Y	Salida de NAND B	Nodo `VOUT`
7	GND	Tierra (Ground)	Nodo `0`
14	VCC	Voltaje de alimentación	Nodo `VCC`

(Nota: El 74HC00 contiene cuatro puertas NAND independientes. En este circuito, utilizamos las puertas A y B. Las entradas no utilizadas de las puertas C y D deben conectarse a tierra).

Guía de conexionado

V1: se conecta entre VCC y 0.
SW1: se conecta entre VCC y ALARM.
R1: se conecta entre ALARM y 0.
SW2: se conecta entre VCC y ENABLE.
R2: se conecta entre ENABLE y 0.
U1 Pin 14 (VCC): se conecta a VCC.
U1 Pin 7 (GND): se conecta a 0.
U1 Pin 1 (1 A): se conecta a ALARM.
U1 Pin 2 (1B): se conecta a ENABLE.
U1 Pin 3 (1Y): se conecta a INTERMEDIATE.
U1 Pin 4 (2 A): se conecta a INTERMEDIATE.
U1 Pin 5 (2B): se conecta a INTERMEDIATE.
U1 Pin 6 (2Y): se conecta a VOUT.
D1: El ánodo se conecta a VOUT, el cátodo se conecta a NODE_LED.
R3: se conecta entre NODE_LED y 0.
Conexión de seguridad: Conecta los pines 9, 10, 12 y 13 de U1 a 0 (GND) para evitar que las puertas no utilizadas queden flotantes.

Diagrama de bloques conceptual

Conceptual block diagram — PIN Alarm Blocking Logic — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

VCC --> [ SW1 ] --(ALARM)--> [ U1: Pin 1 (1 A) ]
           |                      |
         [ R1 ]                   |
           |                 [ U1: Gate 1 (NAND) ] --(INTERMEDIATE)--> [ U1: Pins 4,5 (2 A,2B) ]
          GND                     |                                         |
                                  |                                    [ U1: Gate 2 (NAND) ] --(VOUT)--> [ D1: LED ] --(NODE_LED)--> [ R3 ] --> GND
VCC --> [ SW2 ] --(ENABLE)-> [ U1: Pin 2 (1B) ]
           |
         [ R2 ]
           |
          GND

* Power & Safety Connections:
VCC --> [ U1: Pin 14 (VCC) ]
GND <-- [ U1: Pin 7 (GND) ]
GND <-- [ U1: Pins 9, 10, 12, 13 (Unused) ]

Esquema Eléctrico

Tabla de verdad

Alarma (SW1)	Habilitación (SW2)	Nodo intermedio (1Y)	Nodo de salida (2Y)	Estado del LED
0	0	1	0	APAGADO
0	1	1	0	APAGADO
1	0	1	0	APAGADO
1	1	0	1	ENCENDIDO

Mediciones y pruebas

Usa un multímetro para verificar que la fuente de alimentación sea exactamente de 5 V entre los nodos VCC y 0.
Mide los nodos ALARM y ENABLE con respecto a 0. Verifica que marquen exactamente 0 V cuando sus respectivos interruptores estén abiertos, y 5 V cuando estén cerrados.
Mide el nodo INTERMEDIATE. Debería marcar ~5 V cuando uno o ambos interruptores estén abiertos, y caer a ~0 V estrictamente cuando ambos interruptores estén cerrados.
Mide el nodo VOUT. Siempre debería mostrar exactamente el nivel lógico opuesto al del nodo INTERMEDIATE.
Confirma visualmente que el LED se enciende si y solo si ambos interruptores se cambian a la posición cerrada (activa).

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Alarm Lockout Logic with NAND

* Main DC Supply
V1 VCC 0 DC 5

* Control signals to simulate user pressing the switches (Testing Truth Table)
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1: SPST switch (Alarm trigger)
S1 VCC ALARM ctrl1 0 SW_MODEL

* SW2: SPST switch (Enable signal)
S2 VCC ENABLE ctrl2 0 SW_MODEL
.model SW_MODEL SW(VT=2.5 VH=0.5 RON=0.1 ROFF=100MEG)

* Pull-down resistors for logic inputs
R1 ALARM 0 10k
R2 ENABLE 0 10k

* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

* Alarm Lockout Logic with NAND

* Main DC Supply
V1 VCC 0 DC 5

* Control signals to simulate user pressing the switches (Testing Truth Table)
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1: SPST switch (Alarm trigger)
S1 VCC ALARM ctrl1 0 SW_MODEL

* SW2: SPST switch (Enable signal)
S2 VCC ENABLE ctrl2 0 SW_MODEL
.model SW_MODEL SW(VT=2.5 VH=0.5 RON=0.1 ROFF=100MEG)

* Pull-down resistors for logic inputs
R1 ALARM 0 10k
R2 ENABLE 0 10k

* U1: 74HC00 Quad 2-Input NAND Gate
* Pinout: 1:1A, 2:1B, 3:1Y, 4:2A, 5:2B, 6:2Y, 7:GND, 8:3Y, 9:3A, 10:3B, 11:4Y, 12:4A, 13:4B, 14:VCC
XU1 ALARM ENABLE INTERMEDIATE INTERMEDIATE INTERMEDIATE VOUT 0 NC8 0 0 NC11 0 0 VCC HC00_DIP14

* D1: Red LED (Alarm indicator)
D1 VOUT NODE_LED DLED
.model DLED D(IS=1e-20 N=2.2 RS=15)

* R3: LED current limiting resistor
R3 NODE_LED 0 330

* Subcircuit for 74HC00 (Quad 2-Input NAND Gate)
.subckt HC00_DIP14 1 2 3 4 5 6 7 8 9 10 11 12 13 14
* Gate 1
B1 3_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(1)-2.5))))*(1/(1+exp(-50*(V(2)-2.5)))))
R1 3_int 3 50
* Gate 2
B2 6_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(4)-2.5))))*(1/(1+exp(-50*(V(5)-2.5)))))
R2 6_int 6 50
* Gate 3
B3 8_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(9)-2.5))))*(1/(1+exp(-50*(V(10)-2.5)))))
R3 8_int 8 50
* Gate 4
B4 11_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(12)-2.5))))*(1/(1+exp(-50*(V(13)-2.5)))))
R4 11_int 11 50
.ends

* Analysis directives
.tran 1u 500u
.print tran V(ALARM) V(ENABLE) V(VOUT) V(NODE_LED)
.op
.end

Resultados de Simulación (Transitorio)

Análisis: The transient simulation shows the output node (VOUT) and LED node (NODE_LED) going high (approx 4.66V and 2.22V respectively) only when both ALARM and ENABLE inputs are high (approx 5V). When either or both inputs are low, the output is near 0V. This matches the intended AND logic behavior created by using two NAND gates in series.

Show raw data table (691 rows)

Index   time            v(alarm)        v(enable)       v(vout)         v(node_led)
0	0.000000e+00	4.999500e-04	4.999500e-04	1.047185e-47	-6.91142e-47
1	1.000000e-08	4.999500e-04	4.999500e-04	7.268458e-64	-4.79767e-63
2	2.000000e-08	4.999500e-04	4.999500e-04	-7.26994e-64	4.797672e-63
3	4.000000e-08	4.999500e-04	4.999500e-04	-7.41841e-68	-2.28156e-77
4	8.000000e-08	4.999500e-04	4.999500e-04	-7.41841e-68	-2.51468e-77
5	1.600000e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
6	3.200000e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
7	3.750000e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
8	4.712500e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
9	4.978906e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
10	5.445117e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
11	5.574158e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
12	5.799979e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
13	6.049995e-07	4.999950e+00	4.999950e+00	4.662865e+00	2.225088e+00
14	6.550027e-07	4.999950e+00	4.999950e+00	4.662939e+00	2.224602e+00
15	7.550091e-07	4.999950e+00	4.999950e+00	4.662792e+00	2.225571e+00
16	9.550219e-07	4.999950e+00	4.999950e+00	4.662792e+00	2.225574e+00
17	1.000000e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
18	1.040003e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
19	1.120008e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
20	1.280018e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
21	1.600038e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
22	2.240079e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
23	3.240079e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
... (667 more rows) ...

Netlist SPICE de referencia (ngspice)

* Alarm Lockout Logic with NAND

* Main DC Supply
V1 VCC 0 DC 5

* Control signals to simulate user pressing the switches (Testing Truth Table)
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1: SPST switch (Alarm trigger)
S1 VCC ALARM ctrl1 0 SW_MODEL

* SW2: SPST switch (Enable signal)
S2 VCC ENABLE ctrl2 0 SW_MODEL
.model SW_MODEL SW(VT=2.5 VH=0.5 RON=0.1 ROFF=100MEG)

* Pull-down resistors for logic inputs
R1 ALARM 0 10k
R2 ENABLE 0 10k

* U1: 74HC00 Quad 2-Input NAND Gate
* Pinout: 1:1A, 2:1B, 3:1Y, 4:2A, 5:2B, 6:2Y, 7:GND, 8:3Y, 9:3A, 10:3B, 11:4Y, 12:4A, 13:4B, 14:VCC
XU1 ALARM ENABLE INTERMEDIATE INTERMEDIATE INTERMEDIATE VOUT 0 NC8 0 0 NC11 0 0 VCC HC00_DIP14

* D1: Red LED (Alarm indicator)
D1 VOUT NODE_LED DLED
.model DLED D(IS=1e-20 N=2.2 RS=15)

* R3: LED current limiting resistor
R3 NODE_LED 0 330

* Subcircuit for 74HC00 (Quad 2-Input NAND Gate)
.subckt HC00_DIP14 1 2 3 4 5 6 7 8 9 10 11 12 13 14
* Gate 1
B1 3_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(1)-2.5))))*(1/(1+exp(-50*(V(2)-2.5)))))
R1 3_int 3 50
* Gate 2
B2 6_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(4)-2.5))))*(1/(1+exp(-50*(V(5)-2.5)))))
R2 6_int 6 50
* Gate 3
B3 8_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(9)-2.5))))*(1/(1+exp(-50*(V(10)-2.5)))))
R3 8_int 8 50
* Gate 4
B4 11_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(12)-2.5))))*(1/(1+exp(-50*(V(13)-2.5)))))
R4 11_int 11 50
.ends

* Analysis directives
.tran 1u 500u
.print tran V(ALARM) V(ENABLE) V(VOUT) V(NODE_LED)
.op
.end

Resultados de Simulación (Transitorio)

Errores comunes y cómo evitarlos

Dejar entradas no utilizadas flotantes: Los chips CMOS como el 74HC00 son muy sensibles a la estática y al ruido ambiental. Las entradas de puertas no utilizadas (pines 9, 10, 12, 13) deben conectarse explícitamente a tierra (0) o a VCC.
Omitir las resistencias pull-down: Sin R1 y R2, los pines de entrada quedarán flotantes cuando los interruptores estén abiertos, lo que provocará un comportamiento impredecible y parpadeos en el LED. Asegúrate siempre de que las resistencias pull-down de 10 kΩ estén firmemente conectadas a tierra.
Conectar el LED sin una resistencia en serie: Conectar D1 directamente entre VOUT y 0 consumirá una corriente excesiva, lo que podría destruir el LED y quemar la etapa de salida del chip 74HC00. R3 es obligatoria.

Solución de problemas

Síntoma: El LED nunca se apaga, sin importar las posiciones de los interruptores.
Causa: Una de las resistencias pull-down de entrada está suelta, lo que hace que el chip lea un ALTO falso, o el nodo intermedio no está cableado correctamente a ambas entradas de la segunda puerta.
Solución: Verifica las conexiones de R1 y R2 a tierra. Asegúrate de que el Pin 3 de U1 se dirija con precisión tanto al Pin 4 como al Pin 5.
Síntoma: El brillo del LED parpadea cuando se mueve una mano cerca del circuito.
Causa: Una entrada flotante está actuando como antena y captando ruido ambiental.
Solución: Comprueba que todas las entradas no utilizadas en el CI estén conectadas a tierra y asegúrate de que R1 y R2 estén asentadas firmemente en la protoboard.
Síntoma: El CI se calienta al tacto.
Causa: La fuente de alimentación está conectada al revés, o el nodo de salida está cortocircuitado directamente a tierra o a VCC.
Solución: Desconecta la alimentación inmediatamente. Verifica que el Pin 14 de U1 vaya estrictamente a +5 V y el Pin 7 vaya estrictamente a tierra.

Posibles mejoras y extensiones

Interruptor de anulación maestra (Master Override): Introduce un tercer interruptor y utiliza una de las puertas NAND libres (por ejemplo, la Puerta C) para crear una «Anulación maestra» que fuerce el apagado del LED independientemente de las señales de Alarma y Habilitación.
Añadir un circuito de retardo: Incorpora una red RC (una resistencia y un condensador) entre uno de los interruptores y su pin de entrada. Esto requiere que el interruptor se mantenga cerrado durante una duración específica antes de que la puerta lógica registre una señal en ALTO, evitando falsas alarmas.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Caso práctico: Contador binario de 2 bits con fin de ciclo

Prototipo de Contador binario de 2 bits con fin de ciclo (Maker Style)

Nivel: Básico – Construir un contador binario de 0 a 3 con reloj manual, reinicio y un indicador de cuenta máxima.

Objetivo y caso de uso

En este caso práctico, construirás un contador digital de 2 bits utilizando un CI 74HC393 y decodificarás su estado máximo (11 en binario, 3 en decimal) utilizando una puerta AND 74HC08. Un pulsador que simula la señal de reloj incrementa la cuenta, mientras que un pulsador de reinicio manual fuerza el contador de vuelta a cero.

Por qué es útil:
* Demuestra cómo la lógica secuencial (contadores) realiza el seguimiento de eventos discretos a lo largo del tiempo.
* Muestra cómo la lógica combinacional (puerta AND) se utiliza para decodificar estados binarios específicos y desencadenar eventos.
* Proporciona una comprensión fundamental del disparo por flanco de reloj y los reinicios asíncronos.
* Actúa como bloque de construcción para máquinas de estados, temporizadores y secuenciadores de pasos en la electrónica industrial o de aficionados.

Resultado esperado:
* Al presionar y soltar el botón de reloj avanzará el estado binario secuencialmente: 00 → 01 → 10 → 11.
* Dos LEDs mostrarán la cuenta binaria actual (LSB y MSB).
* Un tercer LED (indicador de fin de ciclo) se encenderá estrictamente cuando la cuenta alcance el estado 3.
* Al presionar el botón de reinicio se apagarán inmediatamente todos los LEDs, devolviendo el circuito al estado 00 independientemente de la cuenta actual.
* Público objetivo: Principiantes en electrónica que aprenden lógica digital y seguimiento básico de estados.

Materiales

V1: fuente de alimentación de 5 V CC
S1: pulsador normalmente abierto, función: generador de pulsos de reloj
S2: pulsador normalmente abierto, función: disparador de reinicio manual
R1: resistencia de 10 kΩ, función: pull-down para el nodo CLK
R2: resistencia de 10 kΩ, función: pull-down para el nodo MR
R3: resistencia de 330 Ω, función: limitadora de corriente para el LED QA
R4: resistencia de 330 Ω, función: limitadora de corriente para el LED QB
R5: resistencia de 330 Ω, función: limitadora de corriente para el LED MAX_VAL
D1: LED verde, función: indicador del LSB (QA)
D2: LED amarillo, función: indicador del MSB (QB)
D3: LED rojo, función: indicador de fin de ciclo
U1: contador binario dual de 4 bits 74HC393, función: conteo de estados
U2: puerta AND cuádruple de 2 entradas 74HC08, función: decodificación de estados

Pin-out del CI utilizado

74HC393 (Contador binario dual de 4 bits – Solo se usa la mitad)

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Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: 2-Bit Binary Counter with End-of-Cycle

.width out=256

* --- Power Supply ---
V1 VCC 0 DC 5

* --- User Inputs (Pushbuttons modeled as Voltage-Controlled Switches) ---
* Clock Pushbutton (S1) connects VCC to CLK
S1 VCC CLK S1_ctrl 0 mySW
Vctrl1 S1_ctrl 0 PULSE(0 5 20u 1u 1u 40u 100u)
R1 CLK 0 10k

* Manual Reset Pushbutton (S2) connects VCC to MR
S2 VCC MR S2_ctrl 0 mySW
* Initialize reset at start, then trigger again at 280us to clear the MAX_VAL state
Vctrl2 S2_ctrl 0 PWL(0 5 10u 5 11u 0 280u 0 281u 5 290u 5 291u 0)
R2 MR 0 10k

.model mySW SW(Ron=1 Roff=100Meg Vt=2.5 Vh=0.5)
* ... (truncated in public view) ...

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* Practical case: 2-Bit Binary Counter with End-of-Cycle

.width out=256

* --- Power Supply ---
V1 VCC 0 DC 5

* --- User Inputs (Pushbuttons modeled as Voltage-Controlled Switches) ---
* Clock Pushbutton (S1) connects VCC to CLK
S1 VCC CLK S1_ctrl 0 mySW
Vctrl1 S1_ctrl 0 PULSE(0 5 20u 1u 1u 40u 100u)
R1 CLK 0 10k

* Manual Reset Pushbutton (S2) connects VCC to MR
S2 VCC MR S2_ctrl 0 mySW
* Initialize reset at start, then trigger again at 280us to clear the MAX_VAL state
Vctrl2 S2_ctrl 0 PWL(0 5 10u 5 11u 0 280u 0 281u 5 290u 5 291u 0)
R2 MR 0 10k

.model mySW SW(Ron=1 Roff=100Meg Vt=2.5 Vh=0.5)
.model logic_sw SW(Ron=1k Roff=100Meg Vt=2.5 Vh=0.1)

* --- Subcircuits for Logic ---

* Falling-edge triggered T-Flip-Flop with active-high asynchronous reset
.subckt TFF_falling CLK CLR Q
B1 CLK_b 0 V=5-V(CLK)
S1 Q_b master CLK 0 logic_sw
C1 master 0 100p
R1 master 0 1G
S2 master slave CLK_b 0 logic_sw
C2 slave 0 100p
R2 slave 0 1G
* Asynchronous Reset Switches
S3 master 0 CLR 0 logic_sw
S4 slave 0 CLR 0 logic_sw
* Output formatting with RC filter to prevent timestep discontinuities
B2 Q_raw 0 V=V(slave)>2.5?5:0
R3 Q_raw Q 1k
C3 Q 0 100p
B4 Q_b 0 V=5-V(Q_raw)
.ends

* U1: 74HC393 Dual 4-bit Binary Counter (Only first 2 bits QA, QB modeled)
.subckt 74HC393 CLK MR QA QB GND VCC
X1 CLK MR QA TFF_falling
X2 QA MR QB TFF_falling
.ends

* U2: 74HC08 Quad 2-input AND Gate
.subckt 74HC08 A B Y GND VCC
B1 Y_raw 0 V=(V(A)>2.5)&&(V(B)>2.5)?5:0
R1 Y_raw Y 1k
C1 Y 0 100p
.ends

* --- Main Circuit ---

* U1: 74HC393 Dual 4-bit Binary Counter
XU1 CLK MR QA QB 0 VCC 74HC393

* U2: 74HC08 Quad 2-input AND gate
XU2 QA QB MAX_VAL 0 VCC 74HC08

* --- Output LEDs ---
R3 QA N_D1 330
D1 N_D1 0 LED_green

R4 QB N_D2 330
D2 N_D2 0 LED_yellow

R5 MAX_VAL N_D3 330
D3 N_D3 0 LED_red

.model LED_green D(IS=1e-19 N=1.8 RS=10)
.model LED_yellow D(IS=1e-19 N=1.7 RS=10)
.model LED_red D(IS=1e-19 N=1.6 RS=10)

* --- Simulation and Output ---
.op
.tran 1u 600u
.print tran V(CLK) V(MR) V(QA) V(QB) V(MAX_VAL)
.end

Resultados de Simulación (Transitorio)

Análisis: The simulation shows the clock signal toggling and the manual reset (MR) signal initializing high then pulsing later. The QA output toggles in response to the clock, but QB and MAX_VAL remain near zero throughout the sampled data, indicating the counter may not be fully reaching the higher states or the clock pulses are insufficient to trigger QB.

Show raw data table (1035 rows)

Index   time            v(clk)          v(mr)           v(qa)           v(qb)           v(max_val)
0	0.000000e+00	4.999500e-04	4.999500e+00	1.094960e-64	1.402927e-64	1.824146e-64
1	1.000000e-08	4.999500e-04	4.999500e+00	9.954179e-65	1.275388e-64	1.658315e-64
2	2.000000e-08	4.999500e-04	4.999500e+00	9.049254e-65	1.159444e-64	1.507559e-64
3	4.000000e-08	4.999500e-04	4.999500e+00	7.403935e-65	9.486357e-65	1.233457e-64
4	8.000000e-08	4.999500e-04	4.999500e+00	4.935957e-65	6.324238e-65	8.223048e-65
5	1.600000e-07	4.999500e-04	4.999500e+00	2.115410e-65	2.710388e-65	3.524164e-65
6	3.200000e-07	4.999500e-04	4.999500e+00	2.350456e-66	3.011542e-66	3.915737e-66
7	6.400000e-07	4.999500e-04	4.999500e+00	-5.42413e-67	-6.94971e-67	-9.03632e-67
8	1.280000e-06	4.999500e-04	4.999500e+00	2.841210e-67	3.640325e-67	4.733309e-67
9	2.280000e-06	4.999500e-04	4.999500e+00	-1.89414e-67	-2.42688e-67	-3.15554e-67
10	3.280000e-06	4.999500e-04	4.999500e+00	1.262760e-67	1.617922e-67	2.103693e-67
11	4.280000e-06	4.999500e-04	4.999500e+00	-8.41840e-68	-1.07861e-67	-1.40246e-67
12	5.280000e-06	4.999500e-04	4.999500e+00	5.612267e-68	7.190766e-68	9.349746e-68
13	6.280000e-06	4.999500e-04	4.999500e+00	-3.74151e-68	-4.79384e-68	-6.23316e-68
14	7.280000e-06	4.999500e-04	4.999500e+00	2.494341e-68	3.195896e-68	4.155443e-68
15	8.280000e-06	4.999500e-04	4.999500e+00	-1.66289e-68	-2.13060e-68	-2.77030e-68
16	9.280000e-06	4.999500e-04	4.999500e+00	1.108596e-68	1.420398e-68	1.846863e-68
17	1.000000e-05	4.999500e-04	4.999500e+00	-6.26598e-69	-8.02834e-69	-1.04388e-68
18	1.010000e-05	4.999500e-04	4.999500e+00	-3.13299e-69	-4.01417e-69	-5.21940e-69
19	1.030000e-05	4.999500e-04	4.999500e+00	1.566513e-78	2.007109e-78	2.609729e-78
20	1.035875e-05	4.999500e-04	4.999500e+00	8.551514e-79	1.095671e-78	1.424639e-78
21	1.046156e-05	4.999500e-04	4.999500e+00	2.744610e-79	3.516558e-79	4.572383e-79
22	1.049002e-05	4.999500e-04	4.999500e+00	2.060863e-79	2.640500e-79	3.433294e-79
23	1.053982e-05	4.999500e-04	4.999500e+00	1.239160e-79	1.587686e-79	2.064379e-79
... (1011 more rows) ...

Quiz rápido

Pregunta 1: ¿Cuál es el objetivo principal del circuito descrito en el texto?

Construir un contador binario de 0 a 3 con reloj manual y reinicio. Correcto Incorrecto
Crear un generador de señales analógicas de alta frecuencia. Correcto Incorrecto
Diseñar una fuente de alimentación de 5 V regulable. Correcto Incorrecto

Pregunta 2: ¿Qué circuito integrado (CI) se utiliza como contador digital de 2 bits en este proyecto?

74HC08 Correcto Incorrecto
74HC393 Correcto Incorrecto
NE555 Correcto Incorrecto

Pregunta 3: ¿Qué función cumple la puerta AND 74HC08 en el circuito?

Generar la señal de reloj automáticamente. Correcto Incorrecto
Regular el voltaje de la fuente de alimentación a 5 V. Correcto Incorrecto
Decodificar el estado máximo (11 en binario) para encender un indicador. Correcto Incorrecto

Pregunta 4: ¿Qué sucede al presionar y soltar el botón de reloj (S1)?

El estado binario avanza secuencialmente (00 → 01 → 10 → 11). Correcto Incorrecto
El circuito se reinicia inmediatamente a 00. Correcto Incorrecto
El tercer LED parpadea tres veces y se apaga. Correcto Incorrecto

Pregunta 5: ¿Cuándo se enciende el tercer LED (indicador de fin de ciclo)?

Cuando el contador está en el estado 0. Correcto Incorrecto
Estrictamente cuando la cuenta alcanza el estado 3 (11 en binario). Correcto Incorrecto
Cada vez que se presiona el botón de reinicio. Correcto Incorrecto

Pregunta 6: ¿Qué tipo de lógica demuestra el uso del contador para el seguimiento de eventos a lo largo del tiempo?

Lógica combinacional. Correcto Incorrecto
Lógica secuencial. Correcto Incorrecto
Lógica difusa (Fuzzy logic). Correcto Incorrecto

Pregunta 7: ¿Qué efecto tiene presionar el botón de reinicio manual (S2)?

Fuerza el contador de vuelta a cero. Correcto Incorrecto
Invierte la dirección del contador (de 3 a 0). Correcto Incorrecto
Pausa el conteo manteniendo el estado actual indefinidamente. Correcto Incorrecto

Pregunta 8: ¿Qué tipo de lógica se utiliza para decodificar estados binarios específicos según el texto?

Lógica secuencial. Correcto Incorrecto
Lógica combinacional. Correcto Incorrecto
Lógica de estados finitos. Correcto Incorrecto

Pregunta 9: ¿Qué tipo de reinicio se menciona como un concepto fundamental que se aprende en este proyecto?

Reinicio síncrono. Correcto Incorrecto
Reinicio asíncrono. Correcto Incorrecto
Reinicio temporizado. Correcto Incorrecto

Pregunta 10: ¿Qué componentes muestran la cuenta binaria actual (LSB y MSB)?

Dos resistencias de 10 kΩ. Correcto Incorrecto
Dos pulsadores normalmente abiertos. Correcto Incorrecto
Dos LEDs. Correcto Incorrecto

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Diagrama de bloques conceptual

Conceptual block diagram — CONTADOR Binary counter — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Caso práctico: Alarma de puerta abierta con inhibición

Prototipo de Alarma de puerta abierta con inhibición (Maker Style)

Nivel: Básico – Diseñar un circuito lógico utilizando una puerta NAND 74HC00 para activar una alarma LED solo cuando la puerta esté abierta y el sistema esté habilitado.

Objetivo y caso de uso

Lo que construirá es un controlador lógico de sistema de seguridad básico utilizando el chip universal NAND 74HC00. El circuito procesa dos entradas discretas (un sensor de puerta y un interruptor de habilitación) para activar una alarma visual estrictamente cuando el sistema está armado y se produce una apertura.

Por qué es útil:
* Demuestra cómo se pueden combinar múltiples puertas NAND para formar una puerta lógica AND.
* Ilustra el concepto de una señal de «habilitación/inhibición» (enable/inhibit) por hardware, comúnmente utilizada en electrónica industrial y digital.
* Proporciona experiencia práctica en la interconexión de interruptores mecánicos con entradas digitales CMOS sin estados flotantes.

Resultado esperado:
* Cuando el interruptor de la puerta está abierto (1 lógico) Y el interruptor de habilitación está cerrado (1 lógico), el LED se ENCIENDE.
* Si el interruptor de habilitación está abierto (0 lógico), la alarma permanece inhibida (LED APAGADO) independientemente del estado de la puerta.
* Los voltajes de nivel alto (VCC) y nivel bajo (0 V) lógicos se pueden medir claramente en los nodos de salida de los interruptores.
* La señal lógica intermedia entre las dos puertas NAND mostrará correctamente el estado invertido de la salida final.

Público objetivo y nivel: Principiantes en electrónica que aprenden lógica digital y circuitos combinacionales.

Materiales

V1: fuente de alimentación de 5 V CC, función: alimentación principal del circuito
SW1: interruptor SPST, función: sensor de puerta (cerrado = 0 lógico, abierto = 1 lógico)
SW2: interruptor SPST, función: habilitación del sistema (inhibido = 0 lógico, armado = 1 lógico)
R1: resistencia de 10 kΩ, función: pull-down para SW1 en el nodo DOOR
R2: resistencia de 10 kΩ, función: pull-down para SW2 en el nodo EN
R3: resistencia de 330 Ω, función: limitación de corriente del LED
U1: cuádruple puerta NAND de 2 entradas 74HC00, función: procesamiento lógico
D1: LED rojo, función: indicador visual de alarma

Pin-out del CI utilizado

CI utilizado: 74HC00 (Cuádruple puerta NAND de 2 entradas)

Pin	Nombre	Función lógica	Conexión en este caso
1	1 A	Entrada A de la Puerta 1	Nodo `DOOR` (desde SW1)
2	1B	Entrada B de la Puerta 1	Nodo `EN` (desde SW2)
3	1Y	Salida de la Puerta 1	Nodo `NAND_OUT`
4	2 A	Entrada A de la Puerta 2	Nodo `NAND_OUT` (unido a 2B)
5	2B	Entrada B de la Puerta 2	Nodo `NAND_OUT` (unido a 2 A)
6	2Y	Salida de la Puerta 2	Nodo `ALARM`
7	GND	Referencia de tierra	Nodo `0`
14	VCC	Alimentación positiva	Nodo `VCC`

(Nota: Los pines de entrada no utilizados 9, 10, 12 y 13 deben conectarse a tierra en los montajes físicos para evitar la oscilación CMOS).

Guía de conexionado

V1: se conecta entre VCC (positivo) y 0 (GND).
SW1: se conecta entre VCC y DOOR.
R1: se conecta entre DOOR y 0.
SW2: se conecta entre VCC y EN.
R2: se conecta entre EN y 0.
U1:
El pin 1 se conecta a DOOR.
El pin 2 se conecta a EN.
El pin 3 se conecta a NAND_OUT.
El pin 4 se conecta a NAND_OUT.
El pin 5 se conecta a NAND_OUT.
El pin 6 se conecta a ALARM.
El pin 7 se conecta a 0.
El pin 14 se conecta a VCC.
R3: se conecta entre ALARM y LED_IN.
D1: el ánodo se conecta a LED_IN, el cátodo se conecta a 0.

Diagrama de bloques conceptual

Conceptual block diagram — NAND1 NAND gate — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

VCC --> [ SW1: Door Sensor ] --+--(DOOR)----->+
                               |              |
                         [ R1: 10 kΩ ]         v
                               |        [ U1: NAND1 ] --(NAND_OUT)--> [ U1: NAND2 ] --(ALARM)--> [ R3: 330 Ω ] --(LED_IN)--> [ D1: Red LED ] --> GND
                              GND       [ Pins 1,2->3 ]               [ Pins 4,5->6 ]
                                              ^
                                              |
VCC --> [ SW2: Sys Enable ] ---+--(EN)------->+
                               |
                         [ R2: 10 kΩ ]
                               |
                              GND

Esquema Eléctrico

Tabla de verdad

DOOR (SW1)	EN (SW2)	NAND_OUT (Pin 3)	ALARM (Pin 6)	Estado del LED
0 (Bajo)	0 (Bajo)	1 (Alto)	0 (Bajo)	APAGADO
0 (Bajo)	1 (Alto)	1 (Alto)	0 (Bajo)	APAGADO
1 (Alto)	0 (Bajo)	1 (Alto)	0 (Bajo)	APAGADO
1 (Alto)	1 (Alto)	0 (Bajo)	1 (Alto)	ENCENDIDO (Alarma activa)

Mediciones y pruebas

Validación de la alimentación: Mida el voltaje entre VCC y 0. Asegúrese de que sea de 5 V estables.
Estados de entrada: Use un multímetro para medir los nodos DOOR y EN con respecto a tierra (0). Verifique que marquen 0 V cuando el interruptor esté abierto y 5 V cuando el interruptor esté cerrado.
Lógica intermedia: Cierre tanto SW1 como SW2. Mida el nodo NAND_OUT. Debería caer a 0 V (Nivel bajo lógico) solo cuando ambos interruptores estén cerrados.
Salida final: Mida el nodo ALARM. Debería marcar 5 V (Nivel alto lógico) solo cuando ambos interruptores estén cerrados, confirmando que U1B invirtió correctamente la señal de U1 A.
Comprobación de la carga: Verifique que la caída de voltaje a través de D1 sea aproximadamente de 1.8 V a 2.2 V cuando esté iluminado.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Open door alarm with inhibition
.width out=256

* Main Power Supply
V1 VCC 0 DC 5

* Door Sensor (SW1) - Modeled as a voltage-controlled switch with a pulse source
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
S1 VCC DOOR ctrl1 0 mySW
R1 DOOR 0 10k

* System Enable (SW2) - Modeled as a voltage-controlled switch with a slower pulse source
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)
S2 VCC EN ctrl2 0 mySW
R2 EN 0 10k

* 74HC00 Quad 2-input NAND gate
* Wiring: 1->DOOR, 2->EN, 3->NAND_OUT, 4->NAND_OUT, 5->NAND_OUT, 6->ALARM, 7->0, 14->VCC
XU1 DOOR EN NAND_OUT NAND_OUT NAND_OUT ALARM 0 VCC 74HC00

* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

* Practical case: Open door alarm with inhibition
.width out=256

* Main Power Supply
V1 VCC 0 DC 5

* Door Sensor (SW1) - Modeled as a voltage-controlled switch with a pulse source
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
S1 VCC DOOR ctrl1 0 mySW
R1 DOOR 0 10k

* System Enable (SW2) - Modeled as a voltage-controlled switch with a slower pulse source
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)
S2 VCC EN ctrl2 0 mySW
R2 EN 0 10k

* 74HC00 Quad 2-input NAND gate
* Wiring: 1->DOOR, 2->EN, 3->NAND_OUT, 4->NAND_OUT, 5->NAND_OUT, 6->ALARM, 7->0, 14->VCC
XU1 DOOR EN NAND_OUT NAND_OUT NAND_OUT ALARM 0 VCC 74HC00

* Alarm LED indicator
R3 ALARM LED_IN 330
D1 LED_IN 0 DLED

* Models and Subcircuits
.model mySW SW(Ron=1 Roff=100Meg Vt=2.5)
.model DLED D(IS=1e-15 N=2 RS=10)

* 74HC00 Subcircuit implementation (using robust continuous B-sources for logic)
.subckt 74HC00 1 2 3 4 5 6 7 14
* Gate 1 (Pins 1, 2 -> 3)
B1 3 7 V = 5 * (1 - (1 / (1 + exp(-50*(V(1,7)-2.5)))) * (1 / (1 + exp(-50*(V(2,7)-2.5)))))
* Gate 2 (Pins 4, 5 -> 6)
B2 6 7 V = 5 * (1 - (1 / (1 + exp(-50*(V(4,7)-2.5)))) * (1 / (1 + exp(-50*(V(5,7)-2.5)))))
* Dummy loads to prevent floating pins
R1 1 7 100Meg
R2 2 7 100Meg
R3 4 7 100Meg
R4 5 7 100Meg
R5 14 7 100Meg
.ends

* Analysis Directives
.op
.tran 1u 300u
.print tran V(DOOR) V(EN) V(ALARM) V(LED_IN)
.end

Resultados de Simulación (Transitorio)

Análisis: The simulation results show that when both DOOR and EN are high (approx 5V), ALARM goes high (5V) and LED_IN reaches about 1.65V, indicating the LED is ON. When either DOOR or EN is low (approx 0V), ALARM is low (0V) and LED_IN is 0V, indicating the LED is OFF. This perfectly matches the intended truth table for the alarm with inhibition.

Show raw data table (412 rows)

Index   time            v(door)         v(en)           v(alarm)        v(led_in)
0	0.000000e+00	4.999000e-04	4.999000e-04	-7.41841e-68	4.091162e-30
1	1.000000e-08	4.999000e-04	4.999000e-04	-7.41841e-68	2.688961e-41
2	2.000000e-08	4.999000e-04	4.999000e-04	-7.41841e-68	-2.68896e-41
3	4.000000e-08	4.999000e-04	4.999000e-04	-7.41841e-68	-8.83675e-52
4	8.000000e-08	4.999000e-04	4.999000e-04	-7.41841e-68	3.534698e-52
5	1.600000e-07	4.999000e-04	4.999000e-04	-7.41841e-68	1.858568e-62
6	3.200000e-07	4.999000e-04	4.999000e-04	-7.41841e-68	-4.64651e-63
7	3.562500e-07	4.999000e-04	4.999000e-04	-7.41841e-68	-7.41842e-68
8	4.196875e-07	4.999000e-04	4.999000e-04	-7.41841e-68	-7.41841e-68
9	4.372461e-07	4.999000e-04	4.999000e-04	-7.41841e-68	-7.41841e-68
10	4.679736e-07	4.999000e-04	4.999000e-04	-7.41841e-68	-7.41841e-68
11	5.019934e-07	4.999500e+00	4.999500e+00	5.000000e+00	1.651140e+00
12	5.700330e-07	4.999500e+00	4.999500e+00	5.000000e+00	1.651062e+00
13	7.061121e-07	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
14	9.782703e-07	4.999500e+00	4.999500e+00	5.000000e+00	1.650725e+00
15	1.000000e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
16	1.043459e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
17	1.130378e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
18	1.304216e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
19	1.651892e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
20	2.347244e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
21	3.347244e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
22	4.347244e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
23	5.347244e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.650721e+00
... (388 more rows) ...

Netlist SPICE de referencia (ngspice)

* Practical case: Open door alarm with inhibition
.width out=256

* Main Power Supply
V1 VCC 0 DC 5

* Door Sensor (SW1) - Modeled as a voltage-controlled switch with a pulse source
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
S1 VCC DOOR ctrl1 0 mySW
R1 DOOR 0 10k

* System Enable (SW2) - Modeled as a voltage-controlled switch with a slower pulse source
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)
S2 VCC EN ctrl2 0 mySW
R2 EN 0 10k

* 74HC00 Quad 2-input NAND gate
* Wiring: 1->DOOR, 2->EN, 3->NAND_OUT, 4->NAND_OUT, 5->NAND_OUT, 6->ALARM, 7->0, 14->VCC
XU1 DOOR EN NAND_OUT NAND_OUT NAND_OUT ALARM 0 VCC 74HC00

* Alarm LED indicator
R3 ALARM LED_IN 330
D1 LED_IN 0 DLED

* Models and Subcircuits
.model mySW SW(Ron=1 Roff=100Meg Vt=2.5)
.model DLED D(IS=1e-15 N=2 RS=10)

* 74HC00 Subcircuit implementation (using robust continuous B-sources for logic)
.subckt 74HC00 1 2 3 4 5 6 7 14
* Gate 1 (Pins 1, 2 -> 3)
B1 3 7 V = 5 * (1 - (1 / (1 + exp(-50*(V(1,7)-2.5)))) * (1 / (1 + exp(-50*(V(2,7)-2.5)))))
* Gate 2 (Pins 4, 5 -> 6)
B2 6 7 V = 5 * (1 - (1 / (1 + exp(-50*(V(4,7)-2.5)))) * (1 / (1 + exp(-50*(V(5,7)-2.5)))))
* Dummy loads to prevent floating pins
R1 1 7 100Meg
R2 2 7 100Meg
R3 4 7 100Meg
R4 5 7 100Meg
R5 14 7 100Meg
.ends

* Analysis Directives
.op
.tran 1u 300u
.print tran V(DOOR) V(EN) V(ALARM) V(LED_IN)
.end

Resultados de Simulación (Transitorio)

Errores comunes y cómo evitarlos

Entradas CMOS flotantes: Olvidar las resistencias pull-down (R1, R2) dejará las entradas flotantes cuando los interruptores estén abiertos, provocando parpadeos impredecibles del LED y un consumo excesivo de corriente del CI. Asegúrese siempre de que los interruptores mecánicos estén emparejados con resistencias pull-up o pull-down.
Dejar puertas no utilizadas flotantes: El 74HC00 contiene cuatro puertas. Dejar las entradas de las puertas 3 y 4 desconectadas puede causar oscilaciones de alta frecuencia. Conecte los pines 8, 9, 12 y 13 a tierra (0).
Malinterpretar la lógica NAND como NOT: Para utilizar una puerta NAND como inversor (puerta NOT), debe unir ambas entradas (como se hace en los pines 4 y 5). Suministrar la señal a un solo pin mientras se deja el otro flotante resultará en una lógica defectuosa.

Solución

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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¿Quiénes somos?

Caso práctico: Sistema de parada de emergencia

Prototipo de Sistema de parada de emergencia (Maker Style)

Nivel: Básico – Utilizar la salida de nivel bajo de una puerta NAND para detener un proceso si dos sensores detectan peligro simultáneamente.

Objetivo y caso de uso

En este caso práctico, construirás un circuito de enclavamiento de seguridad digital utilizando una puerta NAND 74HC00. El sistema evalúa dos sensores de peligro independientes y activa un relé de nivel bajo (active-low) para detener un proceso solo cuando ambos sensores detectan una condición crítica.

Por qué es útil:
* Seguridad industrial: Detener maquinaria pesada si dos protecciones de seguridad separadas se omiten o abren simultáneamente.
* Control de procesos: Activar una parada de emergencia en una planta química si tanto la presión como la temperatura superan los umbrales críticos.
* Validación redundante: Evitar que falsas alarmas apaguen un sistema al requerir que dos sensores independientes coincidan antes de tomar medidas.

Resultado esperado:
* Cuando ambos sensores registran un nivel lógico ALTO (indicando peligro), la salida de la puerta NAND caerá a un nivel lógico BAJO (~0 V).
* La señal de 0 V activará un módulo de relé de nivel bajo, accionando la parada de emergencia.
* Si uno o ambos sensores leen un nivel lógico BAJO (condición segura), la salida NAND se mantiene ALTA (~5 V), manteniendo el relé inactivo y el proceso en marcha.

Público objetivo y nivel: Principiantes en electrónica digital y control lógico industrial.

Materiales

V1: Fuente de alimentación de 5 V CC
SW1: Interruptor SPST, función: sensor de peligro 1
SW2: Interruptor SPST, función: sensor de peligro 2
R1: Resistencia de 10 kΩ, función: pull-down para SW1
R2: Resistencia de 10 kΩ, función: pull-down para SW2
U1: CI 74HC00 con cuatro puertas NAND de 2 entradas
RLY1: Módulo de relé de 5 V de nivel bajo (active-low), función: parada de emergencia del proceso

Pin-out del CI utilizado

Utilizaremos el 74HC00 (Cuatro puertas NAND de 2 entradas).

Pin	Nombre	Función lógica	Conexión en este caso
1	1 A	Entrada 1 de la Puerta 1	Nodo VA (desde SW1)
2	1B	Entrada 2 de la Puerta 1	Nodo VB (desde SW2)
3	1Y	Salida de la Puerta 1	Nodo VOUT (hacia IN de RLY1)
7	GND	Tierra (Masa)	Nodo 0
14	VCC	Alimentación	Nodo VCC

Guía de conexionado

V1: se conecta entre el nodo VCC y el nodo 0 (GND).
SW1: se conecta entre el nodo VCC y el nodo VA.
R1: se conecta entre el nodo VA y el nodo 0.
SW2: se conecta entre el nodo VCC y el nodo VB.
R2: se conecta entre el nodo VB y el nodo 0.
U1: El pin 14 se conecta al nodo VCC; el pin 7 se conecta al nodo 0.
U1: El pin 1 se conecta al nodo VA.
U1: El pin 2 se conecta al nodo VB.
U1: El pin 3 se conecta al nodo VOUT.
RLY1: El pin VCC se conecta al nodo VCC, el pin GND se conecta al nodo 0 y el pin de señal/IN se conecta al nodo VOUT.

Diagrama de bloques conceptual

Conceptual block diagram — 74HC00 NAND gate — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

POWER SUPPLY:
[ V1: 5 V DC Power Supply ] --(VCC)
                           --(GND)

SENSOR 1 INPUT PATH:
VCC --> [ SW1: Danger Sensor 1 ] --(Node VA)--> [ U1: 74HC00 NAND (Pin 1) ]
[ Node VA ] --> [ R1: 10 kΩ Pull-down ] --> GND

SENSOR 2 INPUT PATH:
VCC --> [ SW2: Danger Sensor 2 ] --(Node VB)--> [ U1: 74HC00 NAND (Pin 2) ]
[ Node VB ] --> [ R2: 10 kΩ Pull-down ] --> GND

LOGIC TO EMERGENCY STOP PATH:
[ U1: 74HC00 NAND (Pin 3) ] --(Node VOUT)--> [ RLY1: Relay Module (IN) ]

IC & MODULE POWER CONNECTIONS:
VCC --> [ U1: 74HC00 NAND (Pin 14) ]
GND <-- [ U1: 74HC00 NAND (Pin 7) ]

VCC --> [ RLY1: Relay Module (VCC) ]
GND <-- [ RLY1: Relay Module (GND) ]

Esquema Eléctrico

Tabla de verdad

Nota: El módulo de relé en este caso es de nivel bajo (active-low), lo que significa que activa la parada de emergencia cuando recibe un 0.

SW1 (Nodo VA)	SW2 (Nodo VB)	VOUT (Salida NAND)	Estado del Relé (Nivel Bajo)	Estado del Proceso
0 (Seguro)	0 (Seguro)	1 (ALTO)	APAGADO (OFF)	En marcha
0 (Seguro)	1 (Peligro)	1 (ALTO)	APAGADO (OFF)	En marcha
1 (Peligro)	0 (Seguro)	1 (ALTO)	APAGADO (OFF)	En marcha
1 (Peligro)	1 (Peligro)	0 (BAJO)	ENCENDIDO (Activado)	DETENIDO

Mediciones y pruebas

Estados lógicos de entrada: Utilizando un multímetro digital, mide la tensión en CC en los nodos VA y VB con respecto al nodo 0. Verifica que marquen ~0 V cuando los interruptores estén abiertos, y ~5 V cuando estén cerrados.
Nivel de tensión de salida: Mide el nodo VOUT. Confirma que se mantiene cerca de 5 V durante el funcionamiento normal (cuando uno o ningún interruptor está cerrado).
Activación del sistema: Cierra tanto SW1 como SW2 simultáneamente. Mide el nodo VOUT para asegurarte de que cae a ~0 V.
Accionamiento del relé: Escucha el «clic» audible del relé (u observa su LED indicador integrado) precisamente cuando VOUT cae a 0 V, confirmando que el comando de parada de emergencia se ha ejecutado físicamente.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Emergency stop system
.width out=256

* Main 5V DC power supply
V1 VCC 0 DC 5

* SW1 (Danger sensor 1) and its pull-down resistor
S1 VCC VA ctrl1 0 sw_mod
Vctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
R1 VA 0 10k

* SW2 (Danger sensor 2) and its pull-down resistor
S2 VCC VB ctrl2 0 sw_mod
Vctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)
R2 VB 0 10k

* U1: 74HC00 Quad 2-Input NAND gate IC (Using pins 1, 2, 3, 7, 14)
XU1 VA VB VOUT VCC 0 NAND_74HC00

* RLY1: 5V Active-low relay module
* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

* Practical case: Emergency stop system
.width out=256

* Main 5V DC power supply
V1 VCC 0 DC 5

* SW1 (Danger sensor 1) and its pull-down resistor
S1 VCC VA ctrl1 0 sw_mod
Vctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
R1 VA 0 10k

* SW2 (Danger sensor 2) and its pull-down resistor
S2 VCC VB ctrl2 0 sw_mod
Vctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)
R2 VB 0 10k

* U1: 74HC00 Quad 2-Input NAND gate IC (Using pins 1, 2, 3, 7, 14)
XU1 VA VB VOUT VCC 0 NAND_74HC00

* RLY1: 5V Active-low relay module
XRLY1 VOUT VCC 0 RELAY_MOD

* --- Subcircuits ---

.subckt NAND_74HC00 INA INB OUT VCC GND
* Behavioral NAND gate using continuous sigmoid functions for robust convergence
B1 OUT_int 0 V = 5 * (1 - (1/(1+exp(-20*(V(INA)-2.5)))) * (1/(1+exp(-20*(V(INB)-2.5)))))
R1 OUT_int OUT 100
C1 OUT 0 10p
.ends

.subckt RELAY_MOD IN VCC GND
* Simple resistive model for the relay module to satisfy load requirements
R_in IN GND 10k
R_vcc VCC GND 1k
.ends

* --- Models ---
.model sw_mod SW(Vt=2.5 Ron=0.1 Roff=100Meg)

* --- Analysis Directives ---
.tran 1u 300u
.print tran V(VA) V(VB)
.op
.end

Resultados de Simulación (Transitorio)

Análisis: The ngspice transient analysis shows nodes VA and VB toggling between approximately 0V and 5V, consistent with the PULSE sources driving the switches. This correctly simulates the different combinations of the danger sensors (SW1 and SW2) being triggered or safe.

Show raw data table (501 rows)

Index   time            v(va)           v(vb)
0	0.000000e+00	4.999500e-04	4.999500e-04
1	1.000000e-08	4.999500e-04	4.999500e-04
2	2.000000e-08	4.999500e-04	4.999500e-04
3	4.000000e-08	4.999500e-04	4.999500e-04
4	8.000000e-08	4.999500e-04	4.999500e-04
5	1.600000e-07	4.999500e-04	4.999500e-04
6	3.200000e-07	4.999500e-04	4.999500e-04
7	3.562500e-07	4.999500e-04	4.999500e-04
8	4.196875e-07	4.999500e-04	4.999500e-04
9	4.372461e-07	4.999500e-04	4.999500e-04
10	4.679736e-07	4.999500e-04	4.999500e-04
11	4.795524e-07	4.999500e-04	4.999500e-04
12	4.902290e-07	4.999500e-04	4.999500e-04
13	5.023412e-07	4.999950e+00	4.999950e+00
14	5.111724e-07	4.999950e+00	4.999950e+00
15	5.196372e-07	4.999950e+00	4.999950e+00
16	5.247062e-07	4.999950e+00	4.999950e+00
17	5.271308e-07	4.999950e+00	4.999950e+00
18	5.277087e-07	4.999950e+00	4.999950e+00
19	5.280739e-07	4.999950e+00	4.999950e+00
20	5.285244e-07	4.999950e+00	4.999950e+00
21	5.292184e-07	4.999950e+00	4.999950e+00
22	5.299733e-07	4.999950e+00	4.999950e+00
23	5.306602e-07	4.999950e+00	4.999950e+00
... (477 more rows) ...

Netlist SPICE de referencia (ngspice)

* Practical case: Emergency stop system
.width out=256

* Main 5V DC power supply
V1 VCC 0 DC 5

* SW1 (Danger sensor 1) and its pull-down resistor
S1 VCC VA ctrl1 0 sw_mod
Vctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
R1 VA 0 10k

* SW2 (Danger sensor 2) and its pull-down resistor
S2 VCC VB ctrl2 0 sw_mod
Vctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)
R2 VB 0 10k

* U1: 74HC00 Quad 2-Input NAND gate IC (Using pins 1, 2, 3, 7, 14)
XU1 VA VB VOUT VCC 0 NAND_74HC00

* RLY1: 5V Active-low relay module
XRLY1 VOUT VCC 0 RELAY_MOD

* --- Subcircuits ---

.subckt NAND_74HC00 INA INB OUT VCC GND
* Behavioral NAND gate using continuous sigmoid functions for robust convergence
B1 OUT_int 0 V = 5 * (1 - (1/(1+exp(-20*(V(INA)-2.5)))) * (1/(1+exp(-20*(V(INB)-2.5)))))
R1 OUT_int OUT 100
C1 OUT 0 10p
.ends

.subckt RELAY_MOD IN VCC GND
* Simple resistive model for the relay module to satisfy load requirements
R_in IN GND 10k
R_vcc VCC GND 1k
.ends

* --- Models ---
.model sw_mod SW(Vt=2.5 Ron=0.1 Roff=100Meg)

* --- Analysis Directives ---
.tran 1u 300u
.print tran V(VA) V(VB)
.op
.end

Resultados de Simulación (Transitorio)

Errores comunes y cómo evitarlos

Entradas flotantes: Olvidar las resistencias pull-down (R1 y R2). Sin ellas, las entradas de la puerta lógica quedarán flotantes y captarán ruido ambiental, provocando que el relé se active aleatoriamente.
Malinterpretar la lógica de nivel bajo (active-low): Esperar que el relé se active cuando la salida es de 5 V. En este caso, la salida NAND cae a 0 V al detectar peligro mutuo, lo que encaja perfectamente con un módulo de relé de nivel bajo. Asegúrate de que tu módulo de relé es realmente de nivel bajo.
Omitir las conexiones de alimentación del CI: Olvidar cablear los pines 14 (VCC) y 7 (GND) del 74HC00. El CI no procesará la lógica sin alimentación y puede comportarse de forma errática si se alimenta de forma parásita a través de sus pines de entrada.

Solución de problemas

Síntoma: El relé nunca hace clic, incluso cuando ambos interruptores están cerrados.
- Causa: El pin de salida del 74HC00 no puede absorber suficiente corriente, o el módulo de relé es de nivel alto (active-high) en lugar de nivel bajo.
- Solución: Asegúrate de estar utilizando un módulo de relé (con un transistor controlador integrado) en lugar de un relé mecánico desnudo. Verifica la lógica de activación del módulo (algunos tienen un puente para seleccionar entre nivel alto y nivel bajo).
Síntoma: El relé repiquetea rápidamente o se activa aleatoriamente sin interacción humana.
- Causa: Entradas flotantes en el nodo VA o VB.
- Solución: Comprueba dos veces que R1 y R2 están correctamente asentadas en la protoboard y conectadas directamente a GND (nodo 0).
Síntoma: El relé siempre está ENCENDIDO y el proceso está permanentemente detenido.
- Causa: La salida NAND está permanentemente atascada en 0 V. Esto puede suceder si ambas entradas están en cortocircuito a VCC, o si la puerta lógica está dañada.
- Solución: Mide VA y VB. Si marcan 0 V pero VOUT sigue siendo 0 V, reemplaza el CI 74HC00.

Posibles mejoras y extensiones

Antirrebote por hardware (debouncing): Añade un condensador de 1 µF en paralelo a cada interruptor para evitar que el rebote de los contactos genere transiciones lógicas rápidas e involuntarias durante el milisegundo en que se acciona el interruptor.
Indicadores visuales de estado: Conecta un LED y una resistencia limitadora de corriente de 330 Ω al nodo VOUT para proporcionar un indicador visual claro en un panel de control cuando el sistema está en un estado seguro (LED ENCENDIDO) frente a un estado de emergencia (LED APAGADO).

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Caso práctico: Inversor lógico usando Puerta NAND

Prototipo de Inversor lógico usando Puerta NAND (Maker Style)

Nivel: Básico – Demostrar la universalidad de la puerta NAND configurándola como una puerta NOT básica.

Objetivo y caso de uso

En este caso práctico, construirás un inversor digital (puerta NOT) utilizando una puerta NAND 74HC00 estándar cortocircuitando sus entradas entre sí.

Comprender esta configuración es muy útil por varias razones:
* Optimización de la lista de materiales (BOM): Reduce el número de circuitos integrados únicos necesarios en un diseño; si tienes puertas NAND libres en una placa, no necesitas añadir un chip de puerta NOT dedicado.
* Universalidad lógica: Demuestra de forma práctica que las puertas NAND son «universales», lo que significa que cualquier función lógica se puede construir utilizando únicamente puertas NAND.
* Simplificación del circuito: Ayuda a optimizar el enrutamiento en las placas de circuito impreso reutilizando puertas no utilizadas cercanas en lugar de trazar pistas hacia un CI diferente.

Resultado esperado:
* Cuando el interruptor de entrada proporciona un nivel lógico BAJO (0 V) a las entradas cortocircuitadas, la salida pasará a nivel ALTO (aprox. 5 V), encendiendo el LED indicador.
* Cuando el interruptor de entrada proporciona un nivel lógico ALTO (5 V) a las entradas cortocircuitadas, la salida pasará a nivel BAJO (0 V), apagando el LED indicador.
* El circuito replicará perfectamente el comportamiento de una puerta NOT 74HC04 estándar.

Público objetivo: Principiantes en electrónica que aprenden álgebra de Boole fundamental e implementación de hardware digital.

Materiales

V1: Fuente de alimentación de 5 V CC
U1: Puerta NAND cuádruple de 2 entradas 74HC00
SW1: Interruptor de palanca SPST o pulsador, función: selector de estado de entrada
R1: Resistencia de 10 kΩ, función: pull-down para el nodo VA
R2: Resistencia de 330 Ω, función: limitadora de corriente para el LED de salida
D1: LED rojo, función: indicador del estado de VOUT

Pin-out del CI utilizado

CI: 74HC00 (Puerta NAND cuádruple de 2 entradas)

Pin	Nombre	Función lógica	Conexión en este caso
1	1 A	Entrada A de la Puerta 1	Nodo `VA` (cortocircuitado a 1B)
2	1B	Entrada B de la Puerta 1	Nodo `VA` (cortocircuitado a 1 A)
3	1Y	Salida de la Puerta 1	Nodo `VOUT`
7	GND	Tierra	Nodo `0`
14	VCC	Fuente de alimentación positiva	Nodo `VCC`

(Nota: Los pines 4, 5, 9, 10, 12 y 13 son entradas no utilizadas en este ejercicio específico e idealmente deberían conectarse a Tierra en un circuito físico final para evitar problemas de entradas CMOS flotantes).

Guía de conexionado

V1: Se conecta entre el nodo VCC (+5 V) y el nodo 0 (GND).
U1 VCC/GND: Conecta el pin 14 al nodo VCC y el pin 7 al nodo 0.
SW1: Se conecta entre el nodo VCC y el nodo VA.
R1: Se conecta entre el nodo VA y el nodo 0 (asegura un nivel BAJO definitivo cuando el interruptor está abierto).
Entradas U1: Conecta el pin 1 (1 A) al nodo VA y conecta el pin 2 (1B) al nodo VA. Esto une ambas entradas de la primera puerta NAND.
Salida U1: El pin 3 (1Y) proporciona la señal invertida y se conecta al nodo VOUT.
R2: Se conecta entre el nodo VOUT y el ánodo de D1.
D1: Conecta el cátodo al nodo 0.

Diagrama de bloques conceptual

Esquemático

VCC --> [ SW1: Switch ] --(Node VA)--> [ U1: 74HC00 NAND (Pins 1 & 2) ] --(VOUT)--> [ R2: 330 Ω ] --> [ D1: Red LED ] --> GND
                               |
                          [ R1: 10 kΩ ]
                               |
                              GND

Esquema Eléctrico

Tabla de verdad

Entrada (`VA`)	Salida (`VOUT`)	Estado del LED (`D1`)
0 (BAJO)	1 (ALTO)	ENCENDIDO
1 (ALTO)	0 (BAJO)	APAGADO

Mediciones y pruebas

Medición de voltaje de entrada: Usa un multímetro para medir el voltaje en el nodo VA con respecto al nodo 0. Verifica que marque ~0 V cuando SW1 esté abierto, y ~5 V cuando SW1 esté cerrado.
Medición de voltaje de salida: Mueve la sonda del multímetro al nodo VOUT. Confirma que marque ~5 V cuando VA sea 0 V, y marque ~0 V cuando VA sea 5 V.
Verificación funcional: Alterna el interruptor varias veces. Asegúrate de que D1 se comporte de manera inversa a la acción física del interruptor (por ejemplo, si presionar el botón envía una señal ALTA, el LED debería apagarse al presionarlo).

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Logic inverter using NAND gate

* Power Supply
V1 VCC 0 DC 5V

* Switch SW1 (VCC to VA)
* Modeled as a voltage-controlled switch to simulate user interaction
S_SW1 VCC VA SW_CTRL 0 sw_mod
.model sw_mod SW(vt=2.5 vh=0.2 ron=0.1 roff=100Meg)
V_SW_CTRL SW_CTRL 0 PULSE(0 5 10u 1u 1u 100u 200u)

* Pull-down resistor R1
R1 VA 0 10k

* U1: 74HC00 Quad 2-Input NAND Gate (using 1 gate)
* Pin 14: VCC, Pin 7: 0
* Pin 1: VA, Pin 2: VA, Pin 3: VOUT
XU1 VA VA VOUT VCC 0 NAND2_74HC00

* R2: Current limiting resistor
* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

* Practical case: Logic inverter using NAND gate

* Power Supply
V1 VCC 0 DC 5V

* Switch SW1 (VCC to VA)
* Modeled as a voltage-controlled switch to simulate user interaction
S_SW1 VCC VA SW_CTRL 0 sw_mod
.model sw_mod SW(vt=2.5 vh=0.2 ron=0.1 roff=100Meg)
V_SW_CTRL SW_CTRL 0 PULSE(0 5 10u 1u 1u 100u 200u)

* Pull-down resistor R1
R1 VA 0 10k

* U1: 74HC00 Quad 2-Input NAND Gate (using 1 gate)
* Pin 14: VCC, Pin 7: 0
* Pin 1: VA, Pin 2: VA, Pin 3: VOUT
XU1 VA VA VOUT VCC 0 NAND2_74HC00

* R2: Current limiting resistor
R2 VOUT N1 330

* D1: Red LED
D1 N1 0 DLED

* Models
.model DLED D(IS=1e-15 N=1.8 RS=10)

* Subcircuit for NAND Gate
.subckt NAND2_74HC00 1A 1B 1Y VCC GND
RinA 1A GND 1G
RinB 1B GND 1G
Rvcc VCC GND 100Meg
B1 Y_int GND V = 5 * (1 - (1/(1+exp(-50*(V(1A)-2.5)))) * (1/(1+exp(-50*(V(1B)-2.5)))))
Rout Y_int 1Y 50
.ends

* Analysis
.tran 1u 600u
.print tran V(VA) V(VOUT) V(N1) I(V1)
.op

Resultados de Simulación (Transitorio)

Análisis: The transient simulation shows that when the input VA is LOW (~0V), the output VOUT is HIGH (~4.54V) and the LED node N1 is at ~1.48V (LED ON). When VA goes HIGH (~5V), VOUT goes LOW (~0V) and N1 goes to ~0V (LED OFF). This perfectly matches the expected logic inverter behavior.

Show raw data table (704 rows)

Index   time            v(va)           v(vout)         v(n1)           v1#branch
0	0.000000e+00	4.999400e-04	4.537182e+00	1.482582e+00	-9.99950e-08
1	1.000000e-08	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
2	2.000000e-08	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
3	4.000000e-08	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
4	8.000000e-08	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
5	1.600000e-07	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
6	3.200000e-07	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
7	6.400000e-07	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
8	1.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
9	2.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
10	3.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
11	4.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
12	5.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
13	6.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
14	7.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
15	8.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
16	9.280000e-06	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
17	1.000000e-05	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
18	1.010000e-05	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
19	1.030000e-05	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
20	1.034750e-05	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
21	1.043062e-05	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
22	1.045363e-05	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
23	1.049390e-05	4.999400e-04	4.537182e+00	1.482580e+00	-9.99950e-08
... (680 more rows) ...

Netlist SPICE de referencia (ngspice)

* Practical case: Logic inverter using NAND gate

* Power Supply
V1 VCC 0 DC 5V

* Switch SW1 (VCC to VA)
* Modeled as a voltage-controlled switch to simulate user interaction
S_SW1 VCC VA SW_CTRL 0 sw_mod
.model sw_mod SW(vt=2.5 vh=0.2 ron=0.1 roff=100Meg)
V_SW_CTRL SW_CTRL 0 PULSE(0 5 10u 1u 1u 100u 200u)

* Pull-down resistor R1
R1 VA 0 10k

* U1: 74HC00 Quad 2-Input NAND Gate (using 1 gate)
* Pin 14: VCC, Pin 7: 0
* Pin 1: VA, Pin 2: VA, Pin 3: VOUT
XU1 VA VA VOUT VCC 0 NAND2_74HC00

* R2: Current limiting resistor
R2 VOUT N1 330

* D1: Red LED
D1 N1 0 DLED

* Models
.model DLED D(IS=1e-15 N=1.8 RS=10)

* Subcircuit for NAND Gate
.subckt NAND2_74HC00 1A 1B 1Y VCC GND
RinA 1A GND 1G
RinB 1B GND 1G
Rvcc VCC GND 100Meg
B1 Y_int GND V = 5 * (1 - (1/(1+exp(-50*(V(1A)-2.5)))) * (1/(1+exp(-50*(V(1B)-2.5)))))
Rout Y_int 1Y 50
.ends

* Analysis
.tran 1u 600u
.print tran V(VA) V(VOUT) V(N1) I(V1)
.op

Resultados de Simulación (Transitorio)

Errores comunes y cómo evitarlos

Dejar las entradas CMOS flotantes: El 74HC00 es un CI CMOS. Si olvidas usar la resistencia pull-down R1, al abrir SW1 dejarás las entradas 1 A y 1B flotantes, lo que provocará una conmutación de salida errática y un alto consumo de energía. Usa siempre una resistencia pull-up o pull-down.
Olvidar la resistencia limitadora de corriente del LED: Conectar D1 directamente entre VOUT y 0 sin R2 consumirá una corriente excesiva, lo que podría destruir tanto el LED como la etapa de salida del CI 74HC00.
Cortocircuitar entradas incorrectamente: Cortocircuitar por error una entrada con una salida (por ejemplo, puentear los pines 2 y 3 en lugar de 1 y 2) creará un bucle de retroalimentación o un conflicto lógico, impidiendo que el circuito funcione.

Solución de problemas

Síntoma: El LED nunca se enciende.
- Causa: El LED (D1) podría estar insertado al revés, o el CI no tiene alimentación.
- Solución: Comprueba la polaridad del LED (ánodo a R2, cátodo a 0). Mide el voltaje entre los pines 14 y 7 para confirmar que el CI recibe 5 V.
Síntoma: El LED siempre está encendido, independientemente de la posición del interruptor.
- Causa: El interruptor está mal cableado, o la configuración pull-up/pull-down es incorrecta (por ejemplo, el nodo VA está atascado en nivel BAJO).
- Solución: Verifica que SW1 aplique 5 V al nodo VA cuando se activa. Comprueba que R1 tenga una conexión sólida a Tierra.
Síntoma: El CI se calienta muchísimo.
- Causa: La fuente de alimentación está invertida o hay un cortocircuito directo en la salida.
- Solución: Desconecta la alimentación inmediatamente. Verifica que el pin 14 vaya a VCC y el pin 7 vaya a 0. Asegúrate de que R2 esté presente en la ruta de salida.

Posibles mejoras y extensiones

Añadir un indicador de entrada: Conecta un segundo LED y una resistencia directamente al nodo VA. Esto te permite comparar visualmente el estado de entrada y el estado de salida uno al lado del otro (cuando un LED esté ENCENDIDO, el otro estará APAGADO).
Construir una puerta AND: Conecta en cascada este inversor recién construido a una segunda puerta NAND. Conecta la salida de una puerta NAND estándar a las entradas cortocircuitadas de tu puerta NOT basada en NAND para crear una puerta AND funcional, demostrando aún más la lógica universal.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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¿Quiénes somos?

Caso práctico: Sistema de alarma de doble entrada usando Puerta OR

Prototipo de Sistema de alarma de doble entrada usando Puerta OR (Maker Style)

Nivel: Básico – Construye un sistema de alerta que activa un LED de advertencia cuando se dispara una señal local o remota.

Objetivo y caso de uso

En este caso práctico, construirás un indicador de alarma digital utilizando una puerta lógica OR 74HC32. El circuito combina dos señales de entrada independientes (que representan un sensor local y un sensor remoto) de modo que si una de ellas o ambas se activan, la salida encenderá un LED de alerta.

Por qué este circuito es útil:
* Sistemas de seguridad: Un único panel de alarma puede monitorear tanto una puerta principal como una puerta trasera.
* Seguridad industrial: Una máquina puede detenerse mediante un botón de parada de emergencia local o una consola de operador remota.
* Monitoreo ambiental: Un sistema puede activar una advertencia unificada si un detector de humo o un sensor de calor detectan una anomalía.

Resultado esperado:
* Con ambos interruptores abiertos (0 V en las entradas), la salida es 0 V y el LED está apagado.
* Cerrar el interruptor local produce 5 V en la primera entrada, forzando la salida a 5 V y encendiendo el LED.
* Cerrar el interruptor remoto produce 5 V en la segunda entrada, forzando la salida a 5 V y encendiendo el LED.
* Cerrar ambos interruptores simultáneamente produce 5 V en ambas entradas, manteniendo la salida de 5 V y conservando el LED encendido.

Público objetivo y nivel: Principiantes y aficionados que están aprendiendo conceptos básicos de lógica digital.

Materiales

U1: Puerta OR cuádruple de 2 entradas 74HC32, función: control lógico
V1: Fuente de alimentación de 5 V CC, función: fuente de energía
SW1: Interruptor SPST, función: disparador de alarma local
SW2: Interruptor SPST, función: disparador de alarma remota
R1: Resistencia de 10 kΩ, función: pull-down para VA
R2: Resistencia de 10 kΩ, función: pull-down para VB
R3: Resistencia de 330 Ω, función: limitación de corriente del LED
D1: LED rojo, función: indicador de alarma

Pin-out del CI utilizado

74HC32 (Puerta OR cuádruple de 2 entradas)

Pin	Nombre	Función lógica	Conexión en este caso
1	1 A	Entrada 1 de la Puerta 1	Se conecta al nodo `VA` (desde SW1)
2	1B	Entrada 2 de la Puerta 1	Se conecta al nodo `VB` (desde SW2)
3	1Y	Salida de la Puerta 1	Se conecta al nodo `VOUT`
7	GND	Tierra / Referencia de 0 V	Se conecta al nodo `0`
14	VCC	Voltaje de alimentación positivo	Se conecta al nodo `VCC`

(Nota: Los pines 4, 5, 6, 8, 9, 10, 11, 12 y 13 pertenecen a las otras tres puertas OR no utilizadas en el encapsulado e idealmente deberían tener sus entradas conectadas a tierra en un diseño permanente, aunque se omiten de esta ruta de señal principal por simplicidad).

Guía de conexionado

V1: El terminal positivo se conecta al nodo VCC, el terminal negativo se conecta al nodo 0.
SW1: Se conecta entre el nodo VCC y el nodo VA.
SW2: Se conecta entre el nodo VCC y el nodo VB.
R1: Se conecta entre el nodo VA y el nodo 0.
R2: Se conecta entre el nodo VB y el nodo 0.
U1: El Pin 14 se conecta al nodo VCC, el Pin 7 se conecta al nodo 0. El Pin 1 se conecta al nodo VA, el Pin 2 se conecta al nodo VB, el Pin 3 se conecta al nodo VOUT.
R3: Se conecta entre el nodo VOUT y el nodo VLED.
D1: El ánodo se conecta al nodo VLED, el cátodo se conecta al nodo 0.

Diagrama de bloques conceptual

Conceptual block diagram — PUERTA OR gate — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

VCC --> [ SW1: Local Alarm ] --(VA)-->+---------------------------------> [           ]
                                      |                                   [ U1: Pin 1 ]
              +--> [ R1: 10 kΩ Pull-down ] --> GND [           ]
                                                                          [  74HC32   ] --(VOUT)--> [ R3: 330 Ω ] --(VLED)--> [ D1: Red LED ] --> GND
VCC --> [ SW2: Remote Alarm] --(VB)-->+---------------------------------> [  OR Gate  ]
                                      |                                   [           ]
                                      +--> [ R2: 10 kΩ Pull-down ] --> GND [ U1: Pin 2 ]
                                                                          [           ]

Esquema Eléctrico

Tabla de verdad

Señal local (VA)	Señal remota (VB)	Salida (VOUT)	LED de alarma (D1)
0 (Bajo)	0 (Bajo)	0 (Bajo)	APAGADO
0 (Bajo)	1 (Alto)	1 (Alto)	ENCENDIDO
1 (Alto)	0 (Bajo)	1 (Alto)	ENCENDIDO
1 (Alto)	1 (Alto)	1 (Alto)	ENCENDIDO

Mediciones y pruebas

Verificación de entrada: Usando un multímetro digital (DMM) referenciado al nodo 0, mide el voltaje en los nodos VA y VB. Verifica que marquen aproximadamente 0 V cuando el interruptor respectivo esté abierto, y 5 V cuando esté cerrado.
Verificación de salida: Mide el voltaje en el nodo VOUT. Confirma que marque 0 V solo cuando tanto VA como VB estén a 0 V. Si cualquiera de las entradas o ambas están a 5 V, VOUT debe medir cerca de 5 V.
Confirmación visual: Alterna SW1 y SW2 a través de las cuatro combinaciones posibles enumeradas en la tabla de verdad y confirma que D1 se comporte en consecuencia.
Medición de corriente (Opcional): Coloca tu DMM en serie con R3 para medir la corriente directa del LED. Debería ser de aproximadamente 8-10 mA dependiendo de la caída de voltaje directo del LED.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Dual Input Alarm System using OR Gate
.width out=256

* Power Supply
V1 VCC 0 DC 5

* Local Alarm Trigger (SW1)
* Modeled as a voltage-controlled switch driven by a pulse to simulate user interaction
SW1 VCC VA ctrl1 0 mySW
Vctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)

* Remote Alarm Trigger (SW2)
* Modeled as a voltage-controlled switch driven by a pulse to simulate user interaction
SW2 VCC VB ctrl2 0 mySW
Vctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* Switch Model
.model mySW SW(Ron=1 Roff=100Meg Vt=2.5)

* Pull-down resistors
* ... (truncated in public view) ...

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* Dual Input Alarm System using OR Gate
.width out=256

* Power Supply
V1 VCC 0 DC 5

* Local Alarm Trigger (SW1)
* Modeled as a voltage-controlled switch driven by a pulse to simulate user interaction
SW1 VCC VA ctrl1 0 mySW
Vctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)

* Remote Alarm Trigger (SW2)
* Modeled as a voltage-controlled switch driven by a pulse to simulate user interaction
SW2 VCC VB ctrl2 0 mySW
Vctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* Switch Model
.model mySW SW(Ron=1 Roff=100Meg Vt=2.5)

* Pull-down resistors
R1 VA 0 10k
R2 VB 0 10k

* 74HC32 Quad 2-input OR gate (using 1 gate)
XU1 VA VB VOUT 0 VCC U_74HC32_OR

* Robust Subcircuit for 74HC32 OR Gate using continuous math functions
.subckt U_74HC32_OR P1 P2 P3 P7 P14
B1 P3 P7 V = V(P14,P7) * (1 - (1 / (1 + exp(50*(V(P1,P7)-V(P14,P7)/2)))) * (1 / (1 + exp(50*(V(P2,P7)-V(P14,P7)/2)))))
.ends

* Output Indicator
R3 VOUT VLED 330
D1 VLED 0 DLED
.model DLED D(IS=1e-15 N=1.8 RS=10)

* Analysis Commands
.tran 1u 300u
.print tran V(VA) V(VB) V(VOUT) V(VLED)
.op

Resultados de Simulación (Transitorio)

Análisis: The transient analysis spans 0 s to 300 us and captures the switching interval. Main ranges: v(vout) 2.77e-62 uV -> 5 V; v(va) 500 uV -> 5 V; v(vb) 500 uV -> 5 V.

Show raw data table (412 rows)

Index   time            v(va)           v(vb)           v(vout)         v(vled)
0	0.000000e+00	4.999500e-04	4.999500e-04	2.767481e-68	5.488664e-30
1	1.000000e-08	4.999500e-04	4.999500e-04	2.767481e-68	4.008316e-41
2	2.000000e-08	4.999500e-04	4.999500e-04	2.767481e-68	-4.00832e-41
3	4.000000e-08	4.999500e-04	4.999500e-04	2.767481e-68	-1.46362e-51
4	8.000000e-08	4.999500e-04	4.999500e-04	2.767481e-68	5.854466e-52
5	1.600000e-07	4.999500e-04	4.999500e-04	2.767481e-68	3.420369e-62
6	3.200000e-07	4.999500e-04	4.999500e-04	2.767481e-68	-8.55089e-63
7	3.562500e-07	4.999500e-04	4.999500e-04	2.767481e-68	2.767467e-68
8	4.196875e-07	4.999500e-04	4.999500e-04	2.767481e-68	2.767492e-68
9	4.372461e-07	4.999500e-04	4.999500e-04	2.767481e-68	2.767481e-68
10	4.679736e-07	4.999500e-04	4.999500e-04	2.767481e-68	2.767481e-68
11	5.019934e-07	4.999500e+00	4.999500e+00	5.000000e+00	1.503225e+00
12	5.700330e-07	4.999500e+00	4.999500e+00	5.000000e+00	1.502641e+00
13	7.061121e-07	4.999500e+00	4.999500e+00	5.000000e+00	1.502321e+00
14	9.782703e-07	4.999500e+00	4.999500e+00	5.000000e+00	1.502318e+00
15	1.000000e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
16	1.043459e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
17	1.130378e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
18	1.304216e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
19	1.651892e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
20	2.347244e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
21	3.347244e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
22	4.347244e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
23	5.347244e-06	4.999500e+00	4.999500e+00	5.000000e+00	1.502314e+00
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Netlist SPICE de referencia (ngspice)

* Dual Input Alarm System using OR Gate
.width out=256

* Power Supply
V1 VCC 0 DC 5

* Local Alarm Trigger (SW1)
* Modeled as a voltage-controlled switch driven by a pulse to simulate user interaction
SW1 VCC VA ctrl1 0 mySW
Vctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)

* Remote Alarm Trigger (SW2)
* Modeled as a voltage-controlled switch driven by a pulse to simulate user interaction
SW2 VCC VB ctrl2 0 mySW
Vctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* Switch Model
.model mySW SW(Ron=1 Roff=100Meg Vt=2.5)

* Pull-down resistors
R1 VA 0 10k
R2 VB 0 10k

* 74HC32 Quad 2-input OR gate (using 1 gate)
XU1 VA VB VOUT 0 VCC U_74HC32_OR

* Robust Subcircuit for 74HC32 OR Gate using continuous math functions
.subckt U_74HC32_OR P1 P2 P3 P7 P14
B1 P3 P7 V = V(P14,P7) * (1 - (1 / (1 + exp(50*(V(P1,P7)-V(P14,P7)/2)))) * (1 / (1 + exp(50*(V(P2,P7)-V(P14,P7)/2)))))
.ends

* Output Indicator
R3 VOUT VLED 330
D1 VLED 0 DLED
.model DLED D(IS=1e-15 N=1.8 RS=10)

* Analysis Commands
.tran 1u 300u
.print tran V(VA) V(VB) V(VOUT) V(VLED)
.op

Resultados de Simulación (Transitorio)

Análisis: The transient analysis spans 0 s to 300 us and captures the switching interval. Main ranges: v(vout) 2.77e-62 uV -> 5 V; v(va) 500 uV -> 5 V; v(vb) 500 uV -> 5 V.

Errores comunes y cómo evitarlos

Entradas flotantes: Olvidar conectar las resistencias de pull-down (R1 y R2). Sin ellas, cuando los interruptores están abiertos, las entradas del 74HC32 actúan como antenas y harán que la salida alterne u oscile aleatoriamente. Utiliza siempre resistencias de pull-down.
Falta de resistencia limitadora de corriente del LED: Conectar el LED directamente desde el pin de salida (nodo VOUT) a tierra. Esto consumirá una corriente excesiva, pudiendo quemar tanto el LED como la etapa de salida del 74HC32. Incluye siempre R3.
Olvidar las conexiones de alimentación del CI: Cablear las entradas y salidas pero olvidar suministrar VCC al pin 14 y GND al pin 7. El CI no puede funcionar sin sus rieles de alimentación conectados.

Solución de problemas

Síntoma: El LED siempre está ENCENDIDO, independientemente de las posiciones de los interruptores.
- Causa: Las entradas están cortocircuitadas permanentemente a VCC, o los interruptores están cableados como «Normalmente cerrados».
- Solución: Verifica que los interruptores solo puenteen VCC a las entradas cuando se presionan activamente. Asegúrate de que los nodos VA y VB midan 0 V cuando se sueltan los interruptores.
Síntoma: El LED nunca se ENCIENDE.
- Causa: El LED D1 está insertado al revés (polaridad invertida), o el CI no está alimentado.
- Solución: Comprueba la orientación de D1 (ánodo a R3, cátodo a tierra). Mide el pin 14 en U1 para garantizar que recibe 5 V.
Síntoma: El LED parpadea cuando acercas la mano al circuito.
- Causa: Las entradas están flotantes. Los chips CMOS tienen entradas muy sensibles.
- Solución: Revisa las conexiones de R1 y R2. Asegúrate de que conectan de forma segura los nodos VA y VB a tierra cuando los interruptores están abiertos.

Posibles mejoras y extensiones

Integración de alerta audible: Añade un zumbador piezoeléctrico activo de 5 V en paralelo con la combinación LED/resistencia (conectando el cable positivo del zumbador a VOUT y el cable negativo al nodo 0) para proporcionar una alarma tanto visual como audible.
Expansión a una alarma de 3 entradas: Utiliza una segunda puerta OR dentro del mismo chip 74HC32. Conecta VOUT al Pin 4 (2 A), un tercer conjunto de interruptor/pull-down al Pin 5 (2B), y usa el Pin 6 (2Y) para controlar el LED, creando un sistema que monitoree tres zonas distintas.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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