Caso práctico: Detector de igualdad de 1 bit

Prototipo de Detector de igualdad de 1 bit (Maker Style)

Nivel: Básico – Verificar el funcionamiento de una puerta XNOR 74HC7266 como detector lógico de igualdad utilizando su tabla de verdad.

Objetivo y caso de uso

En este caso práctico, construirá un detector digital de igualdad utilizando una puerta lógica XNOR 74HC7266, interruptores mecánicos y un indicador LED.

Este concepto de circuito es de gran utilidad en la electrónica digital del mundo real:
* Cerraduras digitales: Comparación de un bit introducido con un bit de clave de seguridad almacenado.
* Detección de errores: Verificación de si dos señales de sensores redundantes emiten exactamente el mismo estado digital.
* Enrutamiento de datos: Confirmación de direcciones de destino en el mapeo de memoria o protocolos de comunicación básicos.
* Automatización: Comprobación de si el estado real de una máquina coincide con el estado ordenado.

Resultado esperado:
* El LED de salida se ENCIENDE cuando ambas entradas son perfectamente iguales (ambas a nivel BAJO o ambas a nivel ALTO).
* El LED de salida permanece APAGADO cuando las entradas difieren (una a nivel ALTO y la otra a nivel BAJO).
* El nivel lógico BAJO se mide como aproximadamente 0 V, y el nivel lógico ALTO como aproximadamente 5 V.

Público objetivo: Principiantes que están aprendiendo las puertas lógicas digitales fundamentales y el álgebra de Boole.

Materiales

V1: fuente de alimentación de 5 V CC, función: alimentación del circuito
SW1: interruptor SPST, función: control de la entrada A
SW2: interruptor SPST, función: control de la entrada B
R1: resistencia de 10 kΩ, función: pull-down para el nodo VA
R2: resistencia de 10 kΩ, función: pull-down para el nodo VB
R3: resistencia de 330 Ω, función: limitación de corriente del LED
D1: LED rojo, función: indicador de igualdad
U1: CI 74HC7266, función: puerta lógica XNOR

Pin-out del 74HC7266

El 74HC7266 es una puerta cuádruple EXCLUSIVA-NOR (XNOR) de 2 entradas con salidas push-pull.

Pin	Nombre	Función lógica	Conexión en este caso
1	1 A	Entrada A de la puerta 1	Nodo `VA`
2	1B	Entrada B de la puerta 1	Nodo `VB`
3	1Y	Salida de la puerta 1	Nodo `VOUT`
5, 6	2 A, 2B	Entradas de la puerta 2	Nodo `0` (GND)
7	GND	Tierra	Nodo `0` (GND)
8, 9	3 A, 3B	Entradas de la puerta 3	Nodo `0` (GND)
12, 13	4 A, 4B	Entradas de la puerta 4	Nodo `0` (GND)
14	VCC	Alimentación positiva	Nodo `VCC`

Nota: Las entradas no utilizadas (pines 5, 6, 8, 9, 12, 13) deben conectarse a tierra para evitar la oscilación CMOS y el consumo excesivo de energía.

Guía de conexionado

V1: se conecta entre el nodo VCC y el nodo 0 (GND).
SW1: se conecta entre el nodo VCC y el nodo VA.
R1: se conecta entre el nodo VA y el nodo 0.
SW2: se conecta entre el nodo VCC y el nodo VB.
R2: se conecta entre el nodo VB y el nodo 0.
U1: el pin VCC (14) se conecta al nodo VCC.
U1: el pin GND (7) se conecta al nodo 0.
U1: el pin 1 (1 A) se conecta al nodo VA.
U1: el pin 2 (1B) se conecta al nodo VB.
U1: el pin 3 (1Y) se conecta al nodo VOUT.
U1: los pines 5, 6, 8, 9, 12 y 13 se conectan directamente al nodo 0.
R3: se conecta entre el nodo VOUT y el nodo D1_ANODE.
D1: el ánodo se conecta al nodo D1_ANODE, el cátodo se conecta al nodo 0.

Diagrama de bloques conceptual

Conceptual block diagram — PIN 74HC7266 XNOR Gate — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

VCC --> [ SW1: SPST ] --(Node VA)--> [ U1: Pin 1 (1 A) ]
                                            |
        (Node VA) --> [ R1: 10 kΩ ] --> GND  |
                                     [ U1: 74HC7266 XNOR ] --(Node VOUT)--> [ R3: 330 Ω ] --> [ D1: Red LED ] --> GND
        (Node VB) --> [ R2: 10 kΩ ] --> GND  |
                                            |
VCC --> [ SW2: SPST ] --(Node VB)--> [ U1: Pin 2 (1B) ]

* Power & Unused Pins:
  VCC --> [ U1: Pin 14 (VCC) ]
  GND <-- [ U1: Pin 7 (GND) ]
  GND <-- [ U1: Pins 5, 6, 8, 9, 12, 13 (Unused Inputs) ]

Esquema Eléctrico

Diagrama eléctrico

Tabla de verdad

VA (Entrada A)	VB (Entrada B)	VOUT (Salida)	D1 (Estado del LED)
0	0	1	ENCENDIDO
0	1	0	APAGADO
1	0	0	APAGADO
1	1	1	ENCENDIDO

Mediciones y pruebas

Verificación inicial de alimentación: Antes de accionar cualquier interruptor, encienda el circuito. Mida el voltaje entre VCC y 0 para asegurarse de que sea de 5 V.
Prueba del estado de las entradas: Configure su multímetro en voltaje de CC. Mida los nodos VA y VB con respecto al nodo 0. Alterne SW1 y SW2 para verificar que un interruptor abierto produce ~0 V (gracias a las resistencias pull-down) y un interruptor cerrado produce ~5 V.
Verificación de la lógica XNOR: Mida el voltaje en VOUT con respecto al nodo 0 para las cuatro combinaciones de SW1 y SW2.
Confirmación de igualdad: Asegúrese de que VOUT sea de aproximadamente 5 V y que el LED se ilumine SOLAMENTE cuando VA y VB coincidan perfectamente (0 V y 0 V, o 5 V y 5 V).

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: 1-bit equality detector
.width out=256

V1 VCC 0 DC 5

* Control signals for SW1 and SW2 to simulate user interaction
VctrlA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
VctrlB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1 and SW2 modeled as voltage-controlled switches
S1 VCC VA ctrlA 0 SWMOD
S2 VCC VB ctrlB 0 SWMOD

* Pull-down resistors R1 and R2
R1 VA 0 10k
R2 VB 0 10k

* U1: 74HC7266 XNOR Gate equivalent
XU1 VOUT VA VB 0 VCC GATE

* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

* Practical case: 1-bit equality detector
.width out=256

V1 VCC 0 DC 5

* Control signals for SW1 and SW2 to simulate user interaction
VctrlA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
VctrlB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1 and SW2 modeled as voltage-controlled switches
S1 VCC VA ctrlA 0 SWMOD
S2 VCC VB ctrlB 0 SWMOD

* Pull-down resistors R1 and R2
R1 VA 0 10k
R2 VB 0 10k

* U1: 74HC7266 XNOR Gate equivalent
XU1 VOUT VA VB 0 VCC GATE

* LED current limiting resistor R3
R3 VOUT D1_ANODE 330

* Equality indicator LED D1
D1 D1_ANODE 0 DLED

* Subcircuit for canonical 2-input XNOR gate
.subckt GATE out in1 in2 gnd vcc
B1 out gnd V = 5 * (1 / (1 + exp(-5 * (V(in1)-2.5) * (V(in2)-2.5))))
.ends

* Models
.model SWMOD SW(VT=2.5 VH=0.2 RON=0.1 ROFF=100MEG)
.model DLED D(IS=1e-15 N=2.0 RS=10)

* Simulation commands
.op
.tran 1u 500u
.print tran V(VOUT) V(VA) V(VB) V(D1_ANODE)
.end

Resultados de Simulación (Transitorio)

Análisis: The transient analysis spans 0 s to 500 us and captures the switching interval. Main ranges: v(vout) 1.35e-07 uV -> 5 V; v(va) 500 uV -> 5 V; v(vb) 500 uV -> 5 V.

Show raw data table (694 rows)

Index   time            v(vout)         v(va)           v(vb)           v(d1_anode)
0	0.000000e+00	5.000000e+00	4.999500e-04	4.999500e-04	1.650722e+00
1	1.000000e-08	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
2	2.000000e-08	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
3	4.000000e-08	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
4	8.000000e-08	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
5	1.600000e-07	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
6	3.200000e-07	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
7	3.637500e-07	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
8	4.403125e-07	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
9	4.615039e-07	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
10	4.985889e-07	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
11	5.088535e-07	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
12	5.268165e-07	5.000000e+00	4.999500e-04	4.999500e-04	1.650721e+00
13	5.467041e-07	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
14	5.864794e-07	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
15	6.660299e-07	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
16	8.251311e-07	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
17	1.000000e-06	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
18	1.031820e-06	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
19	1.095461e-06	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
20	1.222742e-06	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
21	1.477303e-06	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
22	1.986427e-06	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
23	2.986427e-06	5.000000e+00	4.999950e+00	4.999950e+00	1.650721e+00
... (670 more rows) ...

Netlist SPICE de referencia (ngspice)

* Practical case: 1-bit equality detector
.width out=256

V1 VCC 0 DC 5

* Control signals for SW1 and SW2 to simulate user interaction
VctrlA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
VctrlB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1 and SW2 modeled as voltage-controlled switches
S1 VCC VA ctrlA 0 SWMOD
S2 VCC VB ctrlB 0 SWMOD

* Pull-down resistors R1 and R2
R1 VA 0 10k
R2 VB 0 10k

* U1: 74HC7266 XNOR Gate equivalent
XU1 VOUT VA VB 0 VCC GATE

* LED current limiting resistor R3
R3 VOUT D1_ANODE 330

* Equality indicator LED D1
D1 D1_ANODE 0 DLED

* Subcircuit for canonical 2-input XNOR gate
.subckt GATE out in1 in2 gnd vcc
B1 out gnd V = 5 * (1 / (1 + exp(-5 * (V(in1)-2.5) * (V(in2)-2.5))))
.ends

* Models
.model SWMOD SW(VT=2.5 VH=0.2 RON=0.1 ROFF=100MEG)
.model DLED D(IS=1e-15 N=2.0 RS=10)

* Simulation commands
.op
.tran 1u 500u
.print tran V(VOUT) V(VA) V(VB) V(D1_ANODE)
.end

Resultados de Simulación (Transitorio)

Análisis: The transient analysis spans 0 s to 500 us and captures the switching interval. Main ranges: v(vout) 1.35e-07 uV -> 5 V; v(va) 500 uV -> 5 V; v(vb) 500 uV -> 5 V.

Errores comunes y cómo evitarlos

Confundir el 74HC7266 con el 74HC266: El 74HC266 tiene salidas de drenaje abierto (open-drain), lo que significa que no puede suministrar corriente para encender un LED sin una resistencia pull-up externa. Asegúrese de usar el 74HC7266 (push-pull) o agregue una resistencia pull-up si usa el 74HC266.
Dejar las entradas CMOS flotantes: Olvidar conectar a tierra las

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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¿Quiénes somos?

Caso práctico: Detector de fallos de sensores

Prototipo de Detector de fallos de sensores (Maker Style)

Nivel: Básico – Implementar un circuito con compuerta XOR para activar una alarma visual cuando dos sensores redundantes presentan estados lógicos diferentes.

Objetivo y caso de uso

Construirás un circuito comparador lógico digital utilizando una compuerta XOR (OR Exclusiva) 74LS86 para monitorizar dos interruptores redundantes que actúan como sensores del sistema. El circuito evalúa las entradas de forma continua y activa una alarma visual LED solo cuando los dos sensores reportan estados conflictivos, lo que indica un posible fallo del sensor.

Este circuito es de gran utilidad en escenarios prácticos como:
* Automatización industrial, para monitorizar interruptores de límite de seguridad con doble redundancia en maquinaria pesada.
* Sistemas de control aeroespacial y de aviación, para detectar discrepancias entre sensores de vuelo redundantes.
* Formación básica en detección de fallos lógicos para técnicos de mantenimiento y electrónica.

Resultado esperado:
* Un nivel lógico alto a la salida (VOUT > 2.4 V) que enciende el LED cuando los estados de los sensores no coinciden.
* Un nivel lógico bajo a la salida (VOUT < 0.4 V) que mantiene el LED apagado cuando ambos sensores coinciden (ambos ALTO o ambos BAJO).
* Una indicación visual clara e inmediata de las discrepancias lógicas para el operador.

Público objetivo: Estudiantes de nivel básico que aprenden sobre compuertas lógicas digitales, álgebra de Boole y sistemas de redundancia.

Materiales

V1: fuente de 5 V CC, función: fuente de alimentación principal
SW1: interruptor SPST, función: simulador del sensor redundante A
SW2: interruptor SPST, función: simulador del sensor redundante B
R1: resistencia de 10 kΩ, función: pull-down para VA
R2: resistencia de 10 kΩ, función: pull-down para VB
R3: resistencia de 330 Ω, función: limitador de corriente para el LED
U1: compuerta OR Exclusiva cuádruple de 2 entradas 74LS86, función: lógica de detección de fallos
D1: LED rojo, función: indicador visual de alarma de fallo

Pin-out del CI utilizado

Circuito Integrado: 74LS86

Pin	Nombre	Función lógica	Conexión en este caso
1	1 A	Entrada 1 de la Compuerta 1	Nodo VA (desde SW1)
2	1B	Entrada 2 de la Compuerta 1	Nodo VB (desde SW2)
3	1Y	Salida de la Compuerta 1	Nodo VOUT (hacia R3 y D1)
7	GND	Tierra	Nodo 0 (GND)
14	VCC	Alimentación	Nodo VCC (5 V)

Nota: Los pines 4, 5, 6, 8, 9, 10, 11, 12 y 13 pertenecen a las otras tres compuertas XOR no utilizadas. Se recomienda encarecidamente conectar las entradas no utilizadas (pines 4, 5, 9, 10, 12, 13) al Nodo 0 (GND).

Guía de conexionado

V1: se conecta entre VCC y 0.
SW1: se conecta entre VCC y VA.
SW2: se conecta entre VCC y VB.
R1: se conecta entre VA y 0.
R2: se conecta entre VB y 0.
U1: conecta el Pin 14 a VCC, el Pin 7 a 0, el Pin 1 a VA, el Pin 2 a VB y el Pin 3 a VOUT.
R3: se conecta entre VOUT y VLED.
D1: conecta su ánodo a VLED y su cátodo a 0.

Diagrama de bloques conceptual

Conceptual block diagram — COMPUERTA XOR gate — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

VCC --> [ SW1: Sensor A ] --(VA)-->
              |                   |
              v                   v
        [ R1: 10 kΩ ]            [ U1: 74LS86 XOR Gate ] --(VOUT)--> [ R3: 330 Ω ] --(VLED)--> [ D1: Red LED ] --> GND
              |                   ^
              v                   |
             GND                  |
                                  |
VCC --> [ SW2: Sensor B ] --(VB)-->
              |
              v
        [ R2: 10 kΩ ]
              |
              v
             GND

Esquema Eléctrico

Diagrama eléctrico

Tabla de verdad

Sensor A (Nodo VA)	Sensor B (Nodo VB)	Salida (Nodo VOUT)	Estado de Alarma (D1)	Estado del Sistema
0	0	0	OFF	Normal (Coincidencia)
0	1	1	ON	Fallo (Discrepancia)
1	0	1	ON	Fallo (Discrepancia)
1	1	0	OFF	Normal (Coincidencia)

Mediciones y pruebas

Sistema Normal (Bajo): Deja ambos SW1 y SW2 abiertos. Mide el voltaje en los nodos VA y VB con un multímetro; ambos deberían marcar 0 V. Mide VOUT; debería ser < 0.4 V. El LED D1 debe estar apagado (OFF).
Fallo en Sensor A: Cierra SW1 (aplicando 5 V a VA) mientras dejas SW2 abierto (0 V en VB). Mide VOUT; debería marcar > 2.4 V. El LED D1 debe encenderse (ON).
Fallo en Sensor B: Abre SW1 (0 V en VA) y cierra SW2 (aplicando 5 V a VB). Mide VOUT; debería marcar > 2.4 V. El LED D1 debe encenderse (ON).
Sistema Normal (Alto): Cierra tanto SW1 como SW2 para que tanto VA como VB marquen 5 V. Mide VOUT; debería caer de nuevo a < 0.4 V. El LED D1 debe estar apagado (OFF).

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Sensor fault detector
.width out=256

* Main Power Supply
V1 VCC 0 DC 5

* Redundant Sensor A Simulator (Switch 1)
VCTRLA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
S1 VCC VA ctrlA 0 SWMOD

* Redundant Sensor B Simulator (Switch 2)
VCTRLB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)
S2 VCC VB ctrlB 0 SWMOD

* Pull-down Resistors for Inputs
R1 VA 0 10k
R2 VB 0 10k

* Fault Detection Logic (74LS86 XOR Gate)
XU1 VOUT VA VB 0 VCC GATE
* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

* Practical case: Sensor fault detector
.width out=256

* Main Power Supply
V1 VCC 0 DC 5

* Redundant Sensor A Simulator (Switch 1)
VCTRLA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
S1 VCC VA ctrlA 0 SWMOD

* Redundant Sensor B Simulator (Switch 2)
VCTRLB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)
S2 VCC VB ctrlB 0 SWMOD

* Pull-down Resistors for Inputs
R1 VA 0 10k
R2 VB 0 10k

* Fault Detection Logic (74LS86 XOR Gate)
XU1 VOUT VA VB 0 VCC GATE

* Visual Fault Alarm Indicator (LED and Current Limiting Resistor)
R3 VOUT VLED 330
D1 VLED 0 DLED

* Component Models
.model SWMOD SW(VT=2.5 VH=0.2 RON=0.1 ROFF=100MEG)
.model DLED D(IS=1e-15 N=1.5 RS=10)

* XOR Gate Behavioural Subcircuit
* Continuous implementation to ensure robust convergence
.subckt GATE out in1 in2 gnd vcc
B1 out gnd V = V(vcc) * ( 1/(1+exp(-50*(V(in1)-2.5))) + 1/(1+exp(-50*(V(in2)-2.5))) - 2 * (1/(1+exp(-50*(V(in1)-2.5)))) * (1/(1+exp(-50*(V(in2)-2.5)))) )
.ends

* Simulation Directives
.tran 1u 400u
.print tran V(VA) V(VB) V(VOUT) V(VLED)
.op
.end

Resultados de Simulación (Transitorio)

Análisis: The transient simulation shows the XOR logic functioning correctly. When VA and VB are both low (~0V) or both high (~5V), VOUT is ~0V and VLED is ~0V (LED off). When VA and VB differ (one is ~5V, the other ~0V), VOUT goes to 5V and VLED reaches ~1.28V, indicating the LED is forward-biased and turned on, matching the truth table.

Show raw data table (562 rows)

Index   time            v(va)           v(vb)           v(vout)         v(vled)
0	0.000000e+00	4.999500e-04	4.999500e-04	5.297196e-54	9.094010e-30
1	1.000000e-08	4.999500e-04	4.999500e-04	5.297196e-54	7.969517e-41
2	2.000000e-08	4.999500e-04	4.999500e-04	5.297196e-54	-7.96952e-41
3	4.000000e-08	4.999500e-04	4.999500e-04	5.297196e-54	-3.48674e-51
4	8.000000e-08	4.999500e-04	4.999500e-04	5.297196e-54	1.402111e-51
5	1.600000e-07	4.999500e-04	4.999500e-04	5.297196e-54	5.297196e-54
6	3.200000e-07	4.999500e-04	4.999500e-04	5.297196e-54	5.297196e-54
7	3.637500e-07	4.999500e-04	4.999500e-04	5.297196e-54	5.297196e-54
8	4.403125e-07	4.999500e-04	4.999500e-04	5.297196e-54	5.297196e-54
9	4.615039e-07	4.999500e-04	4.999500e-04	5.297196e-54	5.297196e-54
10	4.985889e-07	4.999500e-04	4.999500e-04	5.297196e-54	5.297196e-54
11	5.088535e-07	4.999500e-04	4.999500e-04	5.297196e-54	5.297196e-54
12	5.268165e-07	4.999500e-04	4.999500e-04	5.297196e-54	5.297196e-54
13	5.467041e-07	4.999950e+00	4.999950e+00	1.329451e-51	1.329451e-51
14	5.864794e-07	4.999950e+00	4.999950e+00	-2.81145e-68	3.383370e-62
15	6.660299e-07	4.999950e+00	4.999950e+00	-2.81145e-68	-2.26159e-62
16	8.251311e-07	4.999950e+00	4.999950e+00	-2.81145e-68	-2.81157e-68
17	1.000000e-06	4.999950e+00	4.999950e+00	-2.81145e-68	-2.81143e-68
18	1.031820e-06	4.999950e+00	4.999950e+00	-2.81145e-68	-2.81145e-68
19	1.095461e-06	4.999950e+00	4.999950e+00	-2.81145e-68	-2.81145e-68
20	1.222742e-06	4.999950e+00	4.999950e+00	-2.81145e-68	-2.81145e-68
21	1.477303e-06	4.999950e+00	4.999950e+00	-2.81145e-68	-2.81145e-68
22	1.986427e-06	4.999950e+00	4.999950e+00	-2.81145e-68	-2.81145e-68
23	2.986427e-06	4.999950e+00	4.999950e+00	-2.81145e-68	-2.81145e-68
... (538 more rows) ...

Netlist SPICE de referencia (ngspice)

* Practical case: Sensor fault detector
.width out=256

* Main Power Supply
V1 VCC 0 DC 5

* Redundant Sensor A Simulator (Switch 1)
VCTRLA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
S1 VCC VA ctrlA 0 SWMOD

* Redundant Sensor B Simulator (Switch 2)
VCTRLB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)
S2 VCC VB ctrlB 0 SWMOD

* Pull-down Resistors for Inputs
R1 VA 0 10k
R2 VB 0 10k

* Fault Detection Logic (74LS86 XOR Gate)
XU1 VOUT VA VB 0 VCC GATE

* Visual Fault Alarm Indicator (LED and Current Limiting Resistor)
R3 VOUT VLED 330
D1 VLED 0 DLED

* Component Models
.model SWMOD SW(VT=2.5 VH=0.2 RON=0.1 ROFF=100MEG)
.model DLED D(IS=1e-15 N=1.5 RS=10)

* XOR Gate Behavioural Subcircuit
* Continuous implementation to ensure robust convergence
.subckt GATE out in1 in2 gnd vcc
B1 out gnd V = V(vcc) * ( 1/(1+exp(-50*(V(in1)-2.5))) + 1/(1+exp(-50*(V(in2)-2.5))) - 2 * (1/(1+exp(-50*(V(in1)-2.5)))) * (1/(1+exp(-50*(V(in2)-2.5)))) )
.ends

* Simulation Directives
.tran 1u 400u
.print tran V(VA) V(VB) V(VOUT) V(VLED)
.op
.end

Resultados de Simulación (Transitorio)

Errores comunes y cómo evitarlos

Olvidar las resistencias pull-down: Conectar los interruptores directamente al CI sin R1 y R2 deja las entradas flotantes cuando los interruptores están abiertos, causando un comportamiento impredecible y falsas alarmas. Utiliza siempre resistencias pull-down.
Inversión de polaridad del LED: Colocar el LED al revés (cátodo a VLED, ánodo a 0) impedirá que se encienda incluso cuando se detecte un fallo. Verifica que el borde plano o la pata más corta esté conectada a tierra.
Dejar entradas no utilizadas flotantes: El 74LS86 contiene cuatro compuertas XOR. Dejar las entradas de las compuertas no utilizadas desconectadas puede causar oscilación interna y aumentar el consumo de energía. Conecta las entradas no utilizadas a tierra (0).

Solución de problemas

Síntoma: El LED nunca se enciende bajo ninguna combinación de interruptores.
- Causa: LED defectuoso, polaridad del LED invertida, conexión de R3 rota, o falta de VCC/GND en el chip.
- Solución: Comprueba la orientación de D1. Verifica que haya 5 V en el Pin 14 y 0 V en el Pin 7 de U1.
Síntoma: El LED siempre está encendido, incluso cuando ambos interruptores están abiertos o ambos están cerrados.
- Causa: Una de las entradas está flotante (falta la resistencia pull-down R1 o R2), o un interruptor está mal cableado.
- Solución: Comprueba la continuidad en R1 y R2 hacia tierra. Verifica que los voltajes en VA y VB correspondan estrictamente a la tabla de verdad.
Síntoma: El LED se enciende correctamente pero con muy poca intensidad.
- Causa: La serie 74LS tiene una capacidad débil para suministrar corriente en comparación con los chips CMOS modernos, o el valor de R3 es demasiado alto.
- Solución: Reduce R3 ligeramente (por ejemplo, a 220 Ω), o consulta las extensiones a continuación para una mejor forma de controlar el LED.

Posibles mejoras y extensiones

Configuración de salida activa en bajo: Dado que los chips TTL (como la serie 74LS) son mucho mejores para absorber corriente que para suministrarla, recablea el LED para que el ánodo vaya a 5 V (a través de R3) y el cátodo vaya a VOUT. Nota: necesitarás añadir una compuerta NOT (ej. 74LS04) después de la

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Caso práctico: Alarma de seguridad con NOR

Prototipo de Alarma de seguridad con NOR (Maker Style)

Nivel: Básico | Objetivo: Verificar la tabla de verdad de la compuerta NOR utilizando un circuito de alarma que se activa solo cuando ningún sensor detecta movimiento.

Objetivo y caso de uso

Construiremos un simulador de alarma de seguridad sencillo utilizando una compuerta NOR 74HC02. En este sistema, la alarma (un LED) se iluminará solo cuando todos los sensores de monitoreo conectados (representados por interruptores) indiquen un estado seguro y sin alteraciones (Cero lógico).

Por qué es útil:
* Demuestra aplicaciones de lógica negativa donde se requiere la ausencia de entradas para desencadenar una acción.
* Proporciona experiencia práctica con el comportamiento de las compuertas lógicas CMOS y los umbrales de nivel lógico.
* Imita los enclavamientos de seguridad del mundo real, como las guardas de máquinas, donde múltiples condiciones deben ser falsas para que el sistema funcione.
* Introduce el uso esencial de las resistencias pull-down para garantizar estados lógicos estables y predecibles.

Resultado esperado:
* El LED de salida se iluminará solo cuando ambos interruptores de los sensores estén abiertos (Cero lógico, 0 V).
* El LED de salida se apagará inmediatamente si uno o ambos interruptores se cierran (Uno lógico, 5 V).
* Los voltajes de entrada medirán cerca de 0 V cuando los interruptores estén abiertos, y cerca de 5 V cuando estén cerrados.
* El voltaje de salida seguirá estrictamente la tabla de verdad teórica de una compuerta lógica NOR.

Público objetivo: Principiantes en electrónica digital que aprenden sobre compuertas lógicas fundamentales y circuitos de control básicos.

Materiales

V1: Fuente de alimentación de 5 V CC
U1: Compuerta NOR cuádruple de 2 entradas 74HC02
SW1: Interruptor SPST, función: entrada del sensor A
SW2: Interruptor SPST, función: entrada del sensor B
R1: Resistencia de 10 kΩ, función: pull-down para VA
R2: Resistencia de 10 kΩ, función: pull-down para VB
R3: Resistencia de 330 Ω, función: limitadora de corriente para el LED
D1: LED rojo, función: indicador de alarma activa

Pin-out del CI utilizado

CI seleccionado: 74HC02

Pin	Nombre	Función lógica	Conexión en este caso
1	1Y	Salida de la compuerta 1	Se conecta a `VOUT`
2	1 A	Entrada A de la compuerta 1	Se conecta a `VA`
3	1B	Entrada B de la compuerta 1	Se conecta a `VB`
7	GND	Referencia de tierra	Se conecta a `0`
14	VCC	Voltaje de alimentación positivo	Se conecta a `VCC`

(Nota: Los pines 4, 5, 6, 8, 9, 10, 11, 12 y 13 pertenecen a las compuertas no utilizadas en el encapsulado del CI y, en un diseño permanente, lo ideal es que sus entradas estén conectadas a tierra para evitar estados flotantes CMOS).

Guía de conexionado

V1: Se conecta entre VCC y 0.
U1 (Pin 14): Se conecta a VCC.
U1 (Pin 7): Se conecta a 0.
SW1: Se conecta entre VCC y VA.
SW2: Se conecta entre VCC y VB.
R1: Se conecta entre VA y 0.
R2: Se conecta entre VB y 0.
U1 (Pin 2): Se conecta a VA.
U1 (Pin 3): Se conecta a VB.
U1 (Pin 1): Se conecta a VOUT.
R3: Se conecta entre VOUT y D1_A.
D1: Se conecta entre D1_A (ánodo) y 0 (cátodo).

Diagrama de bloques conceptual

Conceptual block diagram — COMPUERTA 74HC02 NOR Logic — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

VCC   GND
                                           |     |
                                        (Pin14)(Pin7)
VCC --> [ SW1: Sensor A ] --(VA)--> [                   ]
[ VA ] ---> [ R1: 10 kΩ ] ---> GND   [ Pin 2             ]
                                    [ U1: 74HC02 NOR    ] --(Pin 1: VOUT)--> [ R3: 330 Ω ] --> [ D1: Red LED ] --> GND
VCC --> [ SW2: Sensor B ] --(VB)--> [ Pin 3             ]
[ VB ] ---> [ R2: 10 kΩ ] ---> GND   [                   ]

Esquema Eléctrico

Diagrama eléctrico

Tabla de verdad

Entrada A (`VA`)	Entrada B (`VB`)	Salida Y (`VOUT`)	Estado de la alarma
0	0	1	LED ENCENDIDO
0	1	0	LED APAGADO
1	0	0	LED APAGADO
1	1	0	LED APAGADO

Mediciones y pruebas

Verificación de alimentación: Con la fuente de alimentación conectada, utiliza un multímetro para medir el voltaje entre los nodos VCC y 0. Asegúrate de que sea estrictamente 5 V.
Prueba de estado de reposo (0, 0): Deja tanto SW1 como SW2 abiertos. Mide los nodos VA y VB con respecto a tierra; deben ser 0 V. Mide VOUT; debe marcar cerca de 5 V, y el LED debe estar ENCENDIDO.
Prueba de un solo sensor (1, 0 / 0, 1): Cierra SW1 (dejando SW2 abierto). Mide VA; debe ser 5 V. Mide VOUT; debe caer inmediatamente a 0 V, y el LED debe APAGARSE. Repite el proceso abriendo SW1 y cerrando SW2.
Prueba de doble sensor (1, 1): Cierra tanto SW1 como SW2. Confirma que tanto VA como VB midan 5 V. Mide VOUT para verificar que se mantenga en 0 V (LED APAGADO).

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Security alarm with NOR
.width out=256

* Power supply
V1 VCC 0 DC 5

* Dynamic stimuli for user pressing the switches
VctrlA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
VctrlB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)

* Switches representing SW1 and SW2
SW1 VCC VA ctrlA 0 SWMOD
SW2 VCC VB ctrlB 0 SWMOD
.model SWMOD SW(VT=2.5 VH=0.2 RON=1 ROFF=100MEG)

* Pull-down resistors
R1 VA 0 10k
R2 VB 0 10k

* NOR Gate 74HC02 (U1)
* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

* Practical case: Security alarm with NOR
.width out=256

* Power supply
V1 VCC 0 DC 5

* Dynamic stimuli for user pressing the switches
VctrlA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
VctrlB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)

* Switches representing SW1 and SW2
SW1 VCC VA ctrlA 0 SWMOD
SW2 VCC VB ctrlB 0 SWMOD
.model SWMOD SW(VT=2.5 VH=0.2 RON=1 ROFF=100MEG)

* Pull-down resistors
R1 VA 0 10k
R2 VB 0 10k

* NOR Gate 74HC02 (U1)
* Pins: 1=VOUT, 2=VA, 3=VB, 7=0, 14=VCC
XU1 VOUT VA VB 0 VCC NOR2

* Output components
R3 VOUT D1_A 330
D1 D1_A 0 DLED

* Models
.model DLED D(IS=1e-19 N=1.6 RS=10)

* Subcircuits
.subckt NOR2 out in1 in2 gnd vcc
* Robust continuous behavior for NOR logic
B1 out gnd V = V(vcc) * (1 / (1 + exp(20*(V(in1)-2.5)))) * (1 / (1 + exp(20*(V(in2)-2.5))))
.ends

* Analysis
.tran 1u 300u
.print tran V(VA) V(VB) V(VOUT) V(D1_A)
.op
.end

Resultados de Simulación (Transitorio)

Análisis: The transient analysis spans 0 s to 300 us and captures the switching interval. Main ranges: v(vout) 1.9e-37 uV -> 5 V; v(va) 500 uV -> 5 V; v(vb) 500 uV -> 5 V.

Show raw data table (417 rows)

Index   time            v(va)           v(vb)           v(vout)         v(d1_a)
0	0.000000e+00	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
1	1.000000e-08	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
2	2.000000e-08	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
3	4.000000e-08	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
4	8.000000e-08	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
5	1.600000e-07	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
6	3.200000e-07	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
7	3.637500e-07	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
8	4.403125e-07	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
9	4.615039e-07	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
10	4.985889e-07	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
11	5.088535e-07	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
12	5.268165e-07	4.999500e-04	4.999500e-04	5.000000e+00	1.719109e+00
13	5.467041e-07	4.999500e+00	4.999500e+00	1.897609e-43	8.840581e-30
14	5.864794e-07	4.999500e+00	4.999500e+00	1.897609e-43	3.298742e-17
15	6.660299e-07	4.999500e+00	4.999500e+00	1.897609e-43	7.028545e-34
16	8.251311e-07	4.999500e+00	4.999500e+00	1.897609e-43	7.526757e-34
17	1.000000e-06	4.999500e+00	4.999500e+00	1.897609e-43	1.897616e-43
18	1.031820e-06	4.999500e+00	4.999500e+00	1.897609e-43	1.897608e-43
19	1.095461e-06	4.999500e+00	4.999500e+00	1.897609e-43	1.897609e-43
20	1.222742e-06	4.999500e+00	4.999500e+00	1.897609e-43	1.897609e-43
21	1.477303e-06	4.999500e+00	4.999500e+00	1.897609e-43	1.897609e-43
22	1.986427e-06	4.999500e+00	4.999500e+00	1.897609e-43	1.897609e-43
23	2.986427e-06	4.999500e+00	4.999500e+00	1.897609e-43	1.897609e-43
... (393 more rows) ...

Netlist SPICE de referencia (ngspice)

* Practical case: Security alarm with NOR
.width out=256

* Power supply
V1 VCC 0 DC 5

* Dynamic stimuli for user pressing the switches
VctrlA ctrlA 0 PULSE(0 5 0 1u 1u 50u 100u)
VctrlB ctrlB 0 PULSE(0 5 0 1u 1u 100u 200u)

* Switches representing SW1 and SW2
SW1 VCC VA ctrlA 0 SWMOD
SW2 VCC VB ctrlB 0 SWMOD
.model SWMOD SW(VT=2.5 VH=0.2 RON=1 ROFF=100MEG)

* Pull-down resistors
R1 VA 0 10k
R2 VB 0 10k

* NOR Gate 74HC02 (U1)
* Pins: 1=VOUT, 2=VA, 3=VB, 7=0, 14=VCC
XU1 VOUT VA VB 0 VCC NOR2

* Output components
R3 VOUT D1_A 330
D1 D1_A 0 DLED

* Models
.model DLED D(IS=1e-19 N=1.6 RS=10)

* Subcircuits
.subckt NOR2 out in1 in2 gnd vcc
* Robust continuous behavior for NOR logic
B1 out gnd V = V(vcc) * (1 / (1 + exp(20*(V(in1)-2.5)))) * (1 / (1 + exp(20*(V(in2)-2.5))))
.ends

* Analysis
.tran 1u 300u
.print tran V(VA) V(VB) V(VOUT) V(D1_A)
.op
.end

Resultados de Simulación (Transitorio)

Análisis: The transient analysis spans 0 s to 300 us and captures the switching interval. Main ranges: v(vout) 1.9e-37 uV -> 5 V; v(va) 500 uV -> 5 V; v(vb) 500 uV -> 5 V.

Errores comunes y cómo evitarlos

Interpretar mal el pin-out del 74HC02: A diferencia de las compuertas AND/OR estándar (donde los pines 1 y 2 son entradas y el 3 es la salida), el 74HC02 tiene su salida en el pin 1, y las entradas en los pines 2 y 3. Conectarlo como un 74HC08 provocará cortocircuitos y fallas en los componentes.
Entradas flotantes (Falta de resistencias pull-down): Omitir R1 o R2 deja las entradas CMOS flotando cuando los interruptores están abiertos. Esto hace que la salida oscile o cambie aleatoriamente debido al ruido electromagnético ambiental. Asegúrate siempre de que tus entradas tengan un camino definido hacia tierra.
Invertir la polaridad del LED: Conectar el LED al revés (ánodo a tierra) evitará que se encienda, incluso si la compuerta entrega un estado de Uno lógico (5 V) correcto a la salida.

Solución de problemas

Síntoma: El LED siempre está APAGADO, incluso cuando ambos interruptores están abiertos.
Causa: Entradas flotantes que actúan como nivel lógico ALTO, o un conexionado incorrecto en el pin 1 (Salida).
Solución: Verifica que R1 y R2 estén conectados correctamente entre los nodos de entrada (VA, VB) y tierra (0). Comprueba nuevamente que el LED esté conectado al pin 1, no al pin 3.
Síntoma: El CI se calienta excesivamente al tacto.
Causa: Los pines de alimentación (VCC y 0) están invertidos, o un pin de salida está en cortocircuito directo a tierra o a VCC.
Solución: Desconecta la alimentación inmediatamente. Verifica que el pin 14 vaya estrictamente a VCC y el pin 7 vaya estrictamente a 0.
Síntoma: La alarma se activa (el LED se ENCIENDE) cuando se cierra cualquier interruptor, en lugar de cuando están abiertos.
Causa: Uso de una compuerta OR (74HC32) en lugar de una compuerta NOR (74HC02), o uso de resistencias pull-up en lugar de pull-downs.
Solución: Revisa las marcas en el encapsulado del CI para asegurarte de que sea un 74HC02, y verifica que R1 y R2 estén conectados a tierra (0).

Posibles mejoras y extensiones

Integración de alarma audible: Reemplaza o coloca en paralelo al LED indicador un zumbador piezoeléctrico activo de 5 V de baja corriente para crear un sistema de advertencia de seguridad más realista.
Expansión del sistema: Conecta en cascada varias compuertas NOR o combínalas con compuertas OR para expandir el sistema de una alarma de 2 sensores a una configuración de 4 sensores, manteniendo la regla de que ningún sensor debe estar activo para activar la salida.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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¿Quiénes somos?

Caso práctico: Temporizador de retardo al encendido NE555 para indicador READY

Prototipo de Temporizador de retardo al encendido NE555 para indicador READY (Maker Style)

Nivel: Básico – Construir un circuito de retardo temporizado por RC para activar un indicador READY segundos después de aplicar la alimentación.

Objetivo y caso de uso

En este caso práctico, construirá un temporizador de retardo al encendido utilizando el versátil circuito integrado NE555. Al aplicar una alimentación de 5 V, una red RC dicta un período de espera antes de que la salida del temporizador se active y encienda un LED «READY».

Esta topología de temporizador es muy útil en aplicaciones del mundo real:
* Amplificadores de audio: Retrasar la conexión de los altavoces hasta que las tensiones internas se estabilicen para evitar ruidos fuertes de chasquido (popping).
* Secuenciación de fuentes de alimentación: Asegurar que los rieles primarios estén completamente alimentados antes de activar los circuitos lógicos secundarios.
* Reinicios de microcontroladores: Mantener activa una línea de reinicio durante un breve período en el arranque para garantizar una inicialización limpia.

Resultado esperado:
* En el momento del encendido ($t=0$), el LED permanecerá apagado (OFF).
* La tensión en el nodo de temporización (VCAP) decaerá exponencialmente desde 5 V hasta 1.66 V (que es 1/3 de VCC).
* Una vez que VCAP cruce el umbral de 1.66 V, la salida del NE555 (VOUT) cambiará bruscamente de 0 V a 5 V (ALTO), iluminando el LED.
* El tiempo de retardo será de aproximadamente 5.1 segundos.

Público objetivo y nivel: Principiantes que aprenden sobre temporización analógica-digital y constantes de tiempo RC.

Materiales

U1: CI temporizador NE555, función: controlador de temporización
R1: resistencia de 100 kΩ, función: resistencia de temporización
C1: condensador electrolítico de 47 µF, función: condensador de temporización
R2: resistencia de 330 Ω, función: limitación de corriente del LED
C2: condensador cerámico de 10 nF, función: estabilización de la tensión de control
D1: LED verde, función: indicador READY
V1: fuente de alimentación de 5 V CC

Pin-out del CI utilizado

CI Temporizador NE555

Pin	Nombre	Función lógica/analógica	Conexión en este caso
1	GND	Referencia de tierra	Nodo `0`
2	TRIG	Entrada de disparo (activa a nivel bajo, < 1/3 VCC)	Nodo `VCAP`
3	OUT	Salida	Nodo `VOUT`
4	RESET	Entrada de reinicio (activa a nivel bajo)	Nodo `VCC`
5	CTRL	Acceso a la tensión de control	Nodo `VCTRL`
6	THR	Entrada de umbral (activa a nivel alto, > 2/3 VCC)	Nodo `VCAP`
7	DISCH	Descarga en colector abierto	No conectado
8	VCC	Tensión de alimentación	Nodo `VCC`

Guía de conexionado

V1: se conecta entre VCC (+5 V) y 0 (GND).
C1: se conecta entre VCC (pata positiva) y VCAP (pata negativa).
R1: se conecta entre VCAP y 0.
Conexiones de U1:
El Pin 1 (GND) se conecta a 0.
El Pin 2 (TRIG) se conecta a VCAP.
El Pin 3 (OUT) se conecta a VOUT.
El Pin 4 (RESET) se conecta a VCC.
El Pin 5 (CTRL) se conecta a VCTRL.
El Pin 6 (THR) se conecta a VCAP.
El Pin 8 (VCC) se conecta a VCC.
C2: se conecta entre VCTRL y 0.
R2: se conecta entre VOUT y VLED.
D1: se conecta entre VLED (ánodo) y 0 (cátodo).

Diagrama de bloques conceptual

Conceptual block diagram — NE555 NE555 Timer — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

[ VCC: 5 V ] --> [ C1: 47µF ] --(VCAP)--> [ U1: NE555 Timer ] --(VOUT)--> [ R2: 330 Ω ] --(VLED)--> [ D1: Green LED ] --> GND
                                         [ Pin 2: TRIG     ]
[ VCAP Node ] -> [ R1: 100 kΩ ] -> GND    [ Pin 6: THR      ]
                                         [ Pin 4: RESET    ] <--- [ VCC: 5 V ]
                                         [ Pin 8: VCC      ] <--- [ VCC: 5 V ]
                                         [ Pin 5: CTRL     ] --(VCTRL)--> [ C2: 10nF ] --> GND
                                         [ Pin 1: GND      ] ---> GND

Esquema Eléctrico

Mediciones y pruebas

Para validar el comportamiento transitorio de este temporizador de retardo al encendido, realice los siguientes pasos:

Verificación del estado inicial: Asegúrese de que la alimentación esté completamente desconectada. Use un multímetro u osciloscopio para confirmar que VCAP y VOUT están a 0 V.
Aplicar alimentación: Encienda la fuente de 5 V (V1). Inicie un cronómetro inmediatamente. Verifique que VOUT esté inicialmente a ~0 V y que el LED esté apagado.
Validación transitoria de VCAP: Mida la tensión en el nodo VCAP con respecto a tierra (0). Dado que el condensador C1 está conectado a VCC, actúa como un cortocircuito en $t=0$, elevando VCAP a 5 V. A medida que C1 se carga a través de R1, observe cómo VCAP decae exponencialmente hacia 0 V.
Umbral de disparo: Supervise VCAP a medida que desciende. Exactamente al cruzar 1.66 V (1/3 de VCC), verifique que VOUT salte instantáneamente a 5 V y el LED READY se ilumine.
Cálculo de temporización: Verifique el tiempo transcurrido. El retardo teórico para esta configuración se calcula como T ≈ 1.1 × R × C. Con 100 kΩ y 47 µF, T ≈ 5.17 segundos. Compruebe que su tiempo medido se alinea con esta estimación.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: NE555 Delay-On Timer for READY Indicator
.width out=256

* Power Supply (Pulse to simulate power-on and provide dynamic stimulus)
V1 VCC 0 PULSE(0 5 0 100u 100u 10 10)

* Timing Capacitor and Resistor
C1 VCC VCAP 47uF
R1 VCAP 0 100k

* Control Voltage Stabilization Capacitor
C2 VCTRL 0 10nF

* Output Current Limiting Resistor and LED
R2 VOUT VLED 330
D1 VLED 0 DLED

* NE555 Timer IC Instantiation
* Wiring: Pin 1 (GND)=0, Pin 2 (TRIG)=VCAP, Pin 3 (OUT)=VOUT, Pin 4 (RESET)=VCC, Pin 5 (CTRL)=VCTRL, Pin 6 (THR)=VCAP, Pin 8 (VCC)=VCC
XU1 0 VCAP VOUT VCC VCTRL VCAP VCC NE555
* ... (truncated in public view) ...

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* Practical case: NE555 Delay-On Timer for READY Indicator
.width out=256

* Power Supply (Pulse to simulate power-on and provide dynamic stimulus)
V1 VCC 0 PULSE(0 5 0 100u 100u 10 10)

* Timing Capacitor and Resistor
C1 VCC VCAP 47uF
R1 VCAP 0 100k

* Control Voltage Stabilization Capacitor
C2 VCTRL 0 10nF

* Output Current Limiting Resistor and LED
R2 VOUT VLED 330
D1 VLED 0 DLED

* NE555 Timer IC Instantiation
* Wiring: Pin 1 (GND)=0, Pin 2 (TRIG)=VCAP, Pin 3 (OUT)=VOUT, Pin 4 (RESET)=VCC, Pin 5 (CTRL)=VCTRL, Pin 6 (THR)=VCAP, Pin 8 (VCC)=VCC
XU1 0 VCAP VOUT VCC VCTRL VCAP VCC NE555

* LED Model
.model DLED D(IS=1e-15 N=2.0 RS=10)

* NE555 Subcircuit (Robust Continuous Behavioral Model)
.subckt NE555 GND TRIG OUT RESET CTRL THR VCC
* Internal voltage divider
R1 VCC CTRL 5k
R2 CTRL N1 5k
R3 N1 GND 5k

* Smooth Comparators using tanh to prevent convergence issues
B_TH COMP_TH GND V=0.5*(1+tanh((V(THR)-V(CTRL))*100))
B_TR COMP_TR GND V=0.5*(1+tanh((V(N1)-V(TRIG))*100))
B_RST RST_INT GND V=0.5*(1+tanh((0.7-V(RESET))*100))

* Continuous SR Latch State Equation
B_Q Q_IN GND V=V(COMP_TR) + V(Q_OUT)*(1-V(COMP_TH)) - V(RST_INT)
R4 Q_IN Q_NODE 1k
C3 Q_NODE GND 1nF
B_Q_OUT Q_OUT GND V=0.5*(1+tanh((V(Q_NODE)-0.5)*10))

* Output stage with small series resistance
B_OUT OUT_INT GND V=V(VCC)*V(Q_OUT)
R_OUT OUT_INT OUT 10
.ends

* Transient Analysis
.op
.tran 10m 10
.print tran V(VCC) V(VOUT) V(VCAP) V(VLED) V(VCTRL)

Resultados de Simulación (Transitorio)

Análisis: The transient analysis spans 0 s to 10 s and captures the switching interval. Main ranges: v(vout) -4.47e-08 uV -> 4.9 V; v(vctrl) 0 uV -> 3.33 V; v(vcap) 0 uV -> 5 V.

Show raw data table (1048 rows)

Index   time            v(vcc)          v(vout)         v(vcap)         v(vled)         v(vctrl)
0	0.000000e+00	0.000000e+00	4.832629e-31	0.000000e+00	1.643094e-29	0.000000e+00
1	1.000000e-06	5.000000e-02	2.776793e-25	4.999999e-02	2.777048e-25	9.708738e-04
2	1.084000e-06	5.420000e-02	5.111901e-13	5.419999e-02	5.111901e-13	1.059260e-03
3	1.252000e-06	6.260000e-02	2.888571e-13	6.259999e-02	2.888571e-13	1.249666e-03
4	1.588000e-06	7.940000e-02	1.193784e-13	7.939999e-02	1.193784e-13	1.711860e-03
5	2.260000e-06	1.130000e-01	3.159549e-15	1.130000e-01	3.159549e-15	2.957719e-03
6	3.604000e-06	1.802000e-01	-4.46777e-14	1.801999e-01	-4.46777e-14	6.703556e-03
7	5.753920e-06	2.876960e-01	1.153350e-14	2.876958e-01	1.153350e-14	1.602982e-02
8	8.529919e-06	4.264960e-01	3.920905e-14	4.264956e-01	3.920905e-14	3.378163e-02
9	1.323373e-05	6.616863e-01	6.229971e-14	6.616853e-01	6.229971e-14	7.714122e-02
10	1.776006e-05	8.880031e-01	7.679640e-08	8.880014e-01	7.679640e-08	1.330167e-01
11	2.207156e-05	1.103578e+00	4.718975e-04	1.103575e+00	4.718975e-04	1.975078e-01
12	2.551739e-05	1.275870e+00	3.176107e-05	1.275866e+00	3.176107e-05	2.560560e-01
13	2.635388e-05	1.317694e+00	4.676638e-05	1.317690e+00	4.676638e-05	2.711361e-01
14	2.687674e-05	1.343837e+00	5.278079e-05	1.343833e+00	5.278079e-05	2.807240e-01
15	2.751921e-05	1.375961e+00	5.781702e-05	1.375957e+00	5.781702e-05	2.926720e-01
16	2.815313e-05	1.407657e+00	6.142719e-05	1.407652e+00	6.142719e-05	3.046382e-01
17	2.880258e-05	1.440129e+00	6.412060e-05	1.440125e+00	6.412060e-05	3.170766e-01
18	2.949081e-05	1.474541e+00	6.629097e-05	1.474536e+00	6.629097e-05	3.304515e-01
19	3.016263e-05	1.508132e+00	6.813606e-05	1.508127e+00	6.813606e-05	3.436961e-01
20	3.083350e-05	1.541675e+00	6.982103e-05	1.541670e+00	6.982103e-05	3.571040e-01
21	3.149330e-05	1.574665e+00	7.140022e-05	1.574660e+00	7.140022e-05	3.704649e-01
22	3.216372e-05	1.608186e+00	7.296437e-05	1.608181e+00	7.296437e-05	3.842142e-01
23	3.283050e-05	1.641525e+00	7.449937e-05	1.641519e+00	7.449937e-05	3.980585e-01
... (1024 more rows) ...

Netlist SPICE de referencia (ngspice)

* Practical case: NE555 Delay-On Timer for READY Indicator
.width out=256

* Power Supply (Pulse to simulate power-on and provide dynamic stimulus)
V1 VCC 0 PULSE(0 5 0 100u 100u 10 10)

* Timing Capacitor and Resistor
C1 VCC VCAP 47uF
R1 VCAP 0 100k

* Control Voltage Stabilization Capacitor
C2 VCTRL 0 10nF

* Output Current Limiting Resistor and LED
R2 VOUT VLED 330
D1 VLED 0 DLED

* NE555 Timer IC Instantiation
* Wiring: Pin 1 (GND)=0, Pin 2 (TRIG)=VCAP, Pin 3 (OUT)=VOUT, Pin 4 (RESET)=VCC, Pin 5 (CTRL)=VCTRL, Pin 6 (THR)=VCAP, Pin 8 (VCC)=VCC
XU1 0 VCAP VOUT VCC VCTRL VCAP VCC NE555

* LED Model
.model DLED D(IS=1e-15 N=2.0 RS=10)

* NE555 Subcircuit (Robust Continuous Behavioral Model)
.subckt NE555 GND TRIG OUT RESET CTRL THR VCC
* Internal voltage divider
R1 VCC CTRL 5k
R2 CTRL N1 5k
R3 N1 GND 5k

* Smooth Comparators using tanh to prevent convergence issues
B_TH COMP_TH GND V=0.5*(1+tanh((V(THR)-V(CTRL))*100))
B_TR COMP_TR GND V=0.5*(1+tanh((V(N1)-V(TRIG))*100))
B_RST RST_INT GND V=0.5*(1+tanh((0.7-V(RESET))*100))

* Continuous SR Latch State Equation
B_Q Q_IN GND V=V(COMP_TR) + V(Q_OUT)*(1-V(COMP_TH)) - V(RST_INT)
R4 Q_IN Q_NODE 1k
C3 Q_NODE GND 1nF
B_Q_OUT Q_OUT GND V=0.5*(1+tanh((V(Q_NODE)-0.5)*10))

* Output stage with small series resistance
B_OUT OUT_INT GND V=V(VCC)*V(Q_OUT)
R_OUT OUT_INT OUT 10
.ends

* Transient Analysis
.op
.tran 10m 10
.print tran V(VCC) V(VOUT) V(VCAP) V(VLED) V(VCTRL)

Resultados de Simulación (Transitorio)

Análisis: The transient analysis spans 0 s to 10 s and captures the switching interval. Main ranges: v(vout) -4.47e-08 uV -> 4.9 V; v(vctrl) 0 uV -> 3.33 V; v(vcap) 0 uV -> 5 V.

Errores comunes y cómo evitarlos

Invertir las posiciones de R y C: Conectar R1 a VCC y C1 a 0 crea un temporizador de retardo al apagado en lugar de un retardo al encendido. Asegúrese de que C1 se conecte estrictamente a VCC y R1 a 0 para lograr el retardo de encendido deseado.
Dejar el pin RESET flotando: Un Pin 4 no conectado puede captar ruido eléctrico ambiental, provocando que el temporizador se reinicie aleatoriamente y evitando que el LED se encienda. Conecte siempre el Pin 4 directamente a VCC.
Polaridad inversa del condensador electrolítico: En esta configuración específica, el terminal positivo de C1 debe ir a VCC y el terminal negativo a VCAP. Invertir esto causará una alta corriente de fuga, alterando drásticamente el tiempo de retardo o destruyendo el condensador.

Solución de problemas

Síntoma: El LED se enciende al instante sin retardo.
- Causa: C1 está cortocircuitado internamente, o los componentes R1/C1 fueron intercambiados.
- Solución: Verifique nuevamente el conexionado de los nodos VCAP, VCC y 0. Reemplace C1 si sospecha de un cortocircuito.
Síntoma: El LED nunca se enciende.
- Causa: VCAP nunca cae por debajo de 1.66 V. Esto suele suceder si C1 tiene una corriente de fuga excesiva, formando esencialmente un divisor de tensión con R1. También puede ocurrir si el LED (D1) está insertado al revés.
- Solución: Asegúrese de que la polaridad del LED sea correcta (ánodo a R2, cátodo a 0). Utilice un condensador de mayor calidad o disminuya R1 (aumentando correspondientemente C1 para mantener la misma constante de tiempo) para superar la fuga.
Síntoma: El tiempo de retardo es significativamente más corto o más largo que 5 segundos.
- Causa: Los condensadores electrolíticos estándar tienen tolerancias amplias (a menudo \pm 20\% o peores).
- Solución: Este es un comportamiento normal para componentes básicos. Para una temporización de precisión, cambie el condensador electrolítico por un condensador de tantalio o de película con una tolerancia más ajustada.

Posibles mejoras y extensiones

Retardo ajustable: Reemplace R1 con una resistencia fija de 10 kΩ en serie con un potenciómetro de 500 kΩ. Esto permite la calibración manual del tiempo de espera desde una fracción de segundo hasta casi 30 segundos.
Capacidad de reinicio rápido: Añada un diodo (por ejemplo, 1N4148) en paralelo con C1 (ánodo a VCAP, cátodo a VCC). Si se pierde la alimentación momentáneamente, el diodo descargará el condensador instantáneamente, asegurando que el temporizador reinicie de manera confiable su secuencia completa de retardo al volver a recibir energía inmediatamente.

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Caso práctico: Lógica de bloqueo de alarma con NAND

Prototipo de Lógica de bloqueo de alarma con NAND (Maker Style)

Nivel: Básico – Construye un indicador de alarma activo en alto usando puertas NAND 74HC00 para comprender la lógica universal y la inversión de señales.

Objetivo y caso de uso

Construirás un circuito lógico digital donde tanto un sensor de alarma como un interruptor de habilitación (enable) deben activarse para encender un LED de advertencia, implementado en su totalidad con un único chip de puertas NAND 74HC00.

Este circuito es muy útil para demostrar conceptos digitales fundamentales:
* Demuestra el concepto de «puertas universales», mostrando cómo una puerta NAND puede cablearse como una puerta NOT (inversor) para lograr una función lógica AND.
* Ilustra cómo funciona una señal de habilitación («enable»), que es un método estándar en la industria para autorizar o bloquear de forma segura las operaciones de un sistema.
* Proporciona práctica directa en el manejo de niveles lógicos CMOS y en la configuración de redes pull-down para un funcionamiento fiable de los interruptores.

Resultado esperado:
* La señal intermedia (la salida de la primera puerta NAND) emitirá un nivel lógico BAJO (0 V) solo cuando ambas entradas estén en ALTO (5 V).
* La salida final será un nivel lógico ALTO (5 V) y encenderá el LED estrictamente cuando ambas entradas, Alarma (Alarm) y Habilitación (Enable), estén en ALTO.
* Verificarás en la práctica la tabla de verdad combinada de una puerta NAND y una puerta NOT.

Público objetivo: Principiantes en electrónica digital que están aprendiendo a manipular puertas lógicas.

Materiales

V1: Fuente de alimentación de 5 V CC
SW1: Interruptor SPST, función: Disparador de alarma
SW2: Interruptor SPST, función: Señal de habilitación
R1: Resistencia de 10 kΩ, función: pull-down para el nodo ALARM
R2: Resistencia de 10 kΩ, función: pull-down para el nodo ENABLE
R3: Resistencia de 330 Ω, función: limitador de corriente para el LED
U1: Cuádruple puerta NAND de 2 entradas 74HC00, función: evaluación lógica e inversión
D1: LED rojo, función: Indicador de alarma

Pin-out del CI utilizado

74HC00 (Cuádruple puerta NAND de 2 entradas)

Pin	Nombre	Función lógica	Conexión en este caso
1	1 A	Entrada 1 de NAND A	Nodo `ALARM` (desde SW1)
2	1B	Entrada 2 de NAND A	Nodo `ENABLE` (desde SW2)
3	1Y	Salida de NAND A	Nodo `INTERMEDIATE`
4	2 A	Entrada 1 de NAND B	Nodo `INTERMEDIATE`
5	2B	Entrada 2 de NAND B	Nodo `INTERMEDIATE`
6	2Y	Salida de NAND B	Nodo `VOUT`
7	GND	Tierra (Ground)	Nodo `0`
14	VCC	Voltaje de alimentación	Nodo `VCC`

(Nota: El 74HC00 contiene cuatro puertas NAND independientes. En este circuito, utilizamos las puertas A y B. Las entradas no utilizadas de las puertas C y D deben conectarse a tierra).

Guía de conexionado

V1: se conecta entre VCC y 0.
SW1: se conecta entre VCC y ALARM.
R1: se conecta entre ALARM y 0.
SW2: se conecta entre VCC y ENABLE.
R2: se conecta entre ENABLE y 0.
U1 Pin 14 (VCC): se conecta a VCC.
U1 Pin 7 (GND): se conecta a 0.
U1 Pin 1 (1 A): se conecta a ALARM.
U1 Pin 2 (1B): se conecta a ENABLE.
U1 Pin 3 (1Y): se conecta a INTERMEDIATE.
U1 Pin 4 (2 A): se conecta a INTERMEDIATE.
U1 Pin 5 (2B): se conecta a INTERMEDIATE.
U1 Pin 6 (2Y): se conecta a VOUT.
D1: El ánodo se conecta a VOUT, el cátodo se conecta a NODE_LED.
R3: se conecta entre NODE_LED y 0.
Conexión de seguridad: Conecta los pines 9, 10, 12 y 13 de U1 a 0 (GND) para evitar que las puertas no utilizadas queden flotantes.

Diagrama de bloques conceptual

Conceptual block diagram — PIN Alarm Blocking Logic — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

VCC --> [ SW1 ] --(ALARM)--> [ U1: Pin 1 (1 A) ]
           |                      |
         [ R1 ]                   |
           |                 [ U1: Gate 1 (NAND) ] --(INTERMEDIATE)--> [ U1: Pins 4,5 (2 A,2B) ]
          GND                     |                                         |
                                  |                                    [ U1: Gate 2 (NAND) ] --(VOUT)--> [ D1: LED ] --(NODE_LED)--> [ R3 ] --> GND
VCC --> [ SW2 ] --(ENABLE)-> [ U1: Pin 2 (1B) ]
           |
         [ R2 ]
           |
          GND

* Power & Safety Connections:
VCC --> [ U1: Pin 14 (VCC) ]
GND <-- [ U1: Pin 7 (GND) ]
GND <-- [ U1: Pins 9, 10, 12, 13 (Unused) ]

Esquema Eléctrico

Tabla de verdad

Alarma (SW1)	Habilitación (SW2)	Nodo intermedio (1Y)	Nodo de salida (2Y)	Estado del LED
0	0	1	0	APAGADO
0	1	1	0	APAGADO
1	0	1	0	APAGADO
1	1	0	1	ENCENDIDO

Mediciones y pruebas

Usa un multímetro para verificar que la fuente de alimentación sea exactamente de 5 V entre los nodos VCC y 0.
Mide los nodos ALARM y ENABLE con respecto a 0. Verifica que marquen exactamente 0 V cuando sus respectivos interruptores estén abiertos, y 5 V cuando estén cerrados.
Mide el nodo INTERMEDIATE. Debería marcar ~5 V cuando uno o ambos interruptores estén abiertos, y caer a ~0 V estrictamente cuando ambos interruptores estén cerrados.
Mide el nodo VOUT. Siempre debería mostrar exactamente el nivel lógico opuesto al del nodo INTERMEDIATE.
Confirma visualmente que el LED se enciende si y solo si ambos interruptores se cambian a la posición cerrada (activa).

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Alarm Lockout Logic with NAND

* Main DC Supply
V1 VCC 0 DC 5

* Control signals to simulate user pressing the switches (Testing Truth Table)
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1: SPST switch (Alarm trigger)
S1 VCC ALARM ctrl1 0 SW_MODEL

* SW2: SPST switch (Enable signal)
S2 VCC ENABLE ctrl2 0 SW_MODEL
.model SW_MODEL SW(VT=2.5 VH=0.5 RON=0.1 ROFF=100MEG)

* Pull-down resistors for logic inputs
R1 ALARM 0 10k
R2 ENABLE 0 10k

* ... (truncated in public view) ...

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* Alarm Lockout Logic with NAND

* Main DC Supply
V1 VCC 0 DC 5

* Control signals to simulate user pressing the switches (Testing Truth Table)
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1: SPST switch (Alarm trigger)
S1 VCC ALARM ctrl1 0 SW_MODEL

* SW2: SPST switch (Enable signal)
S2 VCC ENABLE ctrl2 0 SW_MODEL
.model SW_MODEL SW(VT=2.5 VH=0.5 RON=0.1 ROFF=100MEG)

* Pull-down resistors for logic inputs
R1 ALARM 0 10k
R2 ENABLE 0 10k

* U1: 74HC00 Quad 2-Input NAND Gate
* Pinout: 1:1A, 2:1B, 3:1Y, 4:2A, 5:2B, 6:2Y, 7:GND, 8:3Y, 9:3A, 10:3B, 11:4Y, 12:4A, 13:4B, 14:VCC
XU1 ALARM ENABLE INTERMEDIATE INTERMEDIATE INTERMEDIATE VOUT 0 NC8 0 0 NC11 0 0 VCC HC00_DIP14

* D1: Red LED (Alarm indicator)
D1 VOUT NODE_LED DLED
.model DLED D(IS=1e-20 N=2.2 RS=15)

* R3: LED current limiting resistor
R3 NODE_LED 0 330

* Subcircuit for 74HC00 (Quad 2-Input NAND Gate)
.subckt HC00_DIP14 1 2 3 4 5 6 7 8 9 10 11 12 13 14
* Gate 1
B1 3_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(1)-2.5))))*(1/(1+exp(-50*(V(2)-2.5)))))
R1 3_int 3 50
* Gate 2
B2 6_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(4)-2.5))))*(1/(1+exp(-50*(V(5)-2.5)))))
R2 6_int 6 50
* Gate 3
B3 8_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(9)-2.5))))*(1/(1+exp(-50*(V(10)-2.5)))))
R3 8_int 8 50
* Gate 4
B4 11_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(12)-2.5))))*(1/(1+exp(-50*(V(13)-2.5)))))
R4 11_int 11 50
.ends

* Analysis directives
.tran 1u 500u
.print tran V(ALARM) V(ENABLE) V(VOUT) V(NODE_LED)
.op
.end

Resultados de Simulación (Transitorio)

Análisis: The transient simulation shows the output node (VOUT) and LED node (NODE_LED) going high (approx 4.66V and 2.22V respectively) only when both ALARM and ENABLE inputs are high (approx 5V). When either or both inputs are low, the output is near 0V. This matches the intended AND logic behavior created by using two NAND gates in series.

Show raw data table (691 rows)

Index   time            v(alarm)        v(enable)       v(vout)         v(node_led)
0	0.000000e+00	4.999500e-04	4.999500e-04	1.047185e-47	-6.91142e-47
1	1.000000e-08	4.999500e-04	4.999500e-04	7.268458e-64	-4.79767e-63
2	2.000000e-08	4.999500e-04	4.999500e-04	-7.26994e-64	4.797672e-63
3	4.000000e-08	4.999500e-04	4.999500e-04	-7.41841e-68	-2.28156e-77
4	8.000000e-08	4.999500e-04	4.999500e-04	-7.41841e-68	-2.51468e-77
5	1.600000e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
6	3.200000e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
7	3.750000e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
8	4.712500e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
9	4.978906e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
10	5.445117e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
11	5.574158e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
12	5.799979e-07	4.999500e-04	4.999500e-04	-7.41841e-68	-2.44808e-77
13	6.049995e-07	4.999950e+00	4.999950e+00	4.662865e+00	2.225088e+00
14	6.550027e-07	4.999950e+00	4.999950e+00	4.662939e+00	2.224602e+00
15	7.550091e-07	4.999950e+00	4.999950e+00	4.662792e+00	2.225571e+00
16	9.550219e-07	4.999950e+00	4.999950e+00	4.662792e+00	2.225574e+00
17	1.000000e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
18	1.040003e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
19	1.120008e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
20	1.280018e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
21	1.600038e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
22	2.240079e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
23	3.240079e-06	4.999950e+00	4.999950e+00	4.662786e+00	2.225611e+00
... (667 more rows) ...

Netlist SPICE de referencia (ngspice)

* Alarm Lockout Logic with NAND

* Main DC Supply
V1 VCC 0 DC 5

* Control signals to simulate user pressing the switches (Testing Truth Table)
V_ctrl1 ctrl1 0 PULSE(0 5 0 1u 1u 50u 100u)
V_ctrl2 ctrl2 0 PULSE(0 5 0 1u 1u 100u 200u)

* SW1: SPST switch (Alarm trigger)
S1 VCC ALARM ctrl1 0 SW_MODEL

* SW2: SPST switch (Enable signal)
S2 VCC ENABLE ctrl2 0 SW_MODEL
.model SW_MODEL SW(VT=2.5 VH=0.5 RON=0.1 ROFF=100MEG)

* Pull-down resistors for logic inputs
R1 ALARM 0 10k
R2 ENABLE 0 10k

* U1: 74HC00 Quad 2-Input NAND Gate
* Pinout: 1:1A, 2:1B, 3:1Y, 4:2A, 5:2B, 6:2Y, 7:GND, 8:3Y, 9:3A, 10:3B, 11:4Y, 12:4A, 13:4B, 14:VCC
XU1 ALARM ENABLE INTERMEDIATE INTERMEDIATE INTERMEDIATE VOUT 0 NC8 0 0 NC11 0 0 VCC HC00_DIP14

* D1: Red LED (Alarm indicator)
D1 VOUT NODE_LED DLED
.model DLED D(IS=1e-20 N=2.2 RS=15)

* R3: LED current limiting resistor
R3 NODE_LED 0 330

* Subcircuit for 74HC00 (Quad 2-Input NAND Gate)
.subckt HC00_DIP14 1 2 3 4 5 6 7 8 9 10 11 12 13 14
* Gate 1
B1 3_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(1)-2.5))))*(1/(1+exp(-50*(V(2)-2.5)))))
R1 3_int 3 50
* Gate 2
B2 6_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(4)-2.5))))*(1/(1+exp(-50*(V(5)-2.5)))))
R2 6_int 6 50
* Gate 3
B3 8_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(9)-2.5))))*(1/(1+exp(-50*(V(10)-2.5)))))
R3 8_int 8 50
* Gate 4
B4 11_int 7 V=V(14)*(1-(1/(1+exp(-50*(V(12)-2.5))))*(1/(1+exp(-50*(V(13)-2.5)))))
R4 11_int 11 50
.ends

* Analysis directives
.tran 1u 500u
.print tran V(ALARM) V(ENABLE) V(VOUT) V(NODE_LED)
.op
.end

Resultados de Simulación (Transitorio)

Errores comunes y cómo evitarlos

Dejar entradas no utilizadas flotantes: Los chips CMOS como el 74HC00 son muy sensibles a la estática y al ruido ambiental. Las entradas de puertas no utilizadas (pines 9, 10, 12, 13) deben conectarse explícitamente a tierra (0) o a VCC.
Omitir las resistencias pull-down: Sin R1 y R2, los pines de entrada quedarán flotantes cuando los interruptores estén abiertos, lo que provocará un comportamiento impredecible y parpadeos en el LED. Asegúrate siempre de que las resistencias pull-down de 10 kΩ estén firmemente conectadas a tierra.
Conectar el LED sin una resistencia en serie: Conectar D1 directamente entre VOUT y 0 consumirá una corriente excesiva, lo que podría destruir el LED y quemar la etapa de salida del chip 74HC00. R3 es obligatoria.

Solución de problemas

Síntoma: El LED nunca se apaga, sin importar las posiciones de los interruptores.
Causa: Una de las resistencias pull-down de entrada está suelta, lo que hace que el chip lea un ALTO falso, o el nodo intermedio no está cableado correctamente a ambas entradas de la segunda puerta.
Solución: Verifica las conexiones de R1 y R2 a tierra. Asegúrate de que el Pin 3 de U1 se dirija con precisión tanto al Pin 4 como al Pin 5.
Síntoma: El brillo del LED parpadea cuando se mueve una mano cerca del circuito.
Causa: Una entrada flotante está actuando como antena y captando ruido ambiental.
Solución: Comprueba que todas las entradas no utilizadas en el CI estén conectadas a tierra y asegúrate de que R1 y R2 estén asentadas firmemente en la protoboard.
Síntoma: El CI se calienta al tacto.
Causa: La fuente de alimentación está conectada al revés, o el nodo de salida está cortocircuitado directamente a tierra o a VCC.
Solución: Desconecta la alimentación inmediatamente. Verifica que el Pin 14 de U1 vaya estrictamente a +5 V y el Pin 7 vaya estrictamente a tierra.

Posibles mejoras y extensiones

Interruptor de anulación maestra (Master Override): Introduce un tercer interruptor y utiliza una de las puertas NAND libres (por ejemplo, la Puerta C) para crear una «Anulación maestra» que fuerce el apagado del LED independientemente de las señales de Alarma y Habilitación.
Añadir un circuito de retardo: Incorpora una red RC (una resistencia y un condensador) entre uno de los interruptores y su pin de entrada. Esto requiere que el interruptor se mantenga cerrado durante una duración específica antes de que la puerta lógica registre una señal en ALTO, evitando falsas alarmas.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Caso práctico: Contador binario de 2 bits con fin de ciclo

Prototipo de Contador binario de 2 bits con fin de ciclo (Maker Style)

Nivel: Básico – Construir un contador binario de 0 a 3 con reloj manual, reinicio y un indicador de cuenta máxima.

Objetivo y caso de uso

En este caso práctico, construirás un contador digital de 2 bits utilizando un CI 74HC393 y decodificarás su estado máximo (11 en binario, 3 en decimal) utilizando una puerta AND 74HC08. Un pulsador que simula la señal de reloj incrementa la cuenta, mientras que un pulsador de reinicio manual fuerza el contador de vuelta a cero.

Por qué es útil:
* Demuestra cómo la lógica secuencial (contadores) realiza el seguimiento de eventos discretos a lo largo del tiempo.
* Muestra cómo la lógica combinacional (puerta AND) se utiliza para decodificar estados binarios específicos y desencadenar eventos.
* Proporciona una comprensión fundamental del disparo por flanco de reloj y los reinicios asíncronos.
* Actúa como bloque de construcción para máquinas de estados, temporizadores y secuenciadores de pasos en la electrónica industrial o de aficionados.

Resultado esperado:
* Al presionar y soltar el botón de reloj avanzará el estado binario secuencialmente: 00 → 01 → 10 → 11.
* Dos LEDs mostrarán la cuenta binaria actual (LSB y MSB).
* Un tercer LED (indicador de fin de ciclo) se encenderá estrictamente cuando la cuenta alcance el estado 3.
* Al presionar el botón de reinicio se apagarán inmediatamente todos los LEDs, devolviendo el circuito al estado 00 independientemente de la cuenta actual.
* Público objetivo: Principiantes en electrónica que aprenden lógica digital y seguimiento básico de estados.

Materiales

V1: fuente de alimentación de 5 V CC
S1: pulsador normalmente abierto, función: generador de pulsos de reloj
S2: pulsador normalmente abierto, función: disparador de reinicio manual
R1: resistencia de 10 kΩ, función: pull-down para el nodo CLK
R2: resistencia de 10 kΩ, función: pull-down para el nodo MR
R3: resistencia de 330 Ω, función: limitadora de corriente para el LED QA
R4: resistencia de 330 Ω, función: limitadora de corriente para el LED QB
R5: resistencia de 330 Ω, función: limitadora de corriente para el LED MAX_VAL
D1: LED verde, función: indicador del LSB (QA)
D2: LED amarillo, función: indicador del MSB (QB)
D3: LED rojo, función: indicador de fin de ciclo
U1: contador binario dual de 4 bits 74HC393, función: conteo de estados
U2: puerta AND cuádruple de 2 entradas 74HC08, función: decodificación de estados

Pin-out del CI utilizado

74HC393 (Contador binario dual de 4 bits – Solo se usa la mitad)

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Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: 2-Bit Binary Counter with End-of-Cycle

.width out=256

* --- Power Supply ---
V1 VCC 0 DC 5

* --- User Inputs (Pushbuttons modeled as Voltage-Controlled Switches) ---
* Clock Pushbutton (S1) connects VCC to CLK
S1 VCC CLK S1_ctrl 0 mySW
Vctrl1 S1_ctrl 0 PULSE(0 5 20u 1u 1u 40u 100u)
R1 CLK 0 10k

* Manual Reset Pushbutton (S2) connects VCC to MR
S2 VCC MR S2_ctrl 0 mySW
* Initialize reset at start, then trigger again at 280us to clear the MAX_VAL state
Vctrl2 S2_ctrl 0 PWL(0 5 10u 5 11u 0 280u 0 281u 5 290u 5 291u 0)
R2 MR 0 10k

.model mySW SW(Ron=1 Roff=100Meg Vt=2.5 Vh=0.5)
* ... (truncated in public view) ...

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* Practical case: 2-Bit Binary Counter with End-of-Cycle

.width out=256

* --- Power Supply ---
V1 VCC 0 DC 5

* --- User Inputs (Pushbuttons modeled as Voltage-Controlled Switches) ---
* Clock Pushbutton (S1) connects VCC to CLK
S1 VCC CLK S1_ctrl 0 mySW
Vctrl1 S1_ctrl 0 PULSE(0 5 20u 1u 1u 40u 100u)
R1 CLK 0 10k

* Manual Reset Pushbutton (S2) connects VCC to MR
S2 VCC MR S2_ctrl 0 mySW
* Initialize reset at start, then trigger again at 280us to clear the MAX_VAL state
Vctrl2 S2_ctrl 0 PWL(0 5 10u 5 11u 0 280u 0 281u 5 290u 5 291u 0)
R2 MR 0 10k

.model mySW SW(Ron=1 Roff=100Meg Vt=2.5 Vh=0.5)
.model logic_sw SW(Ron=1k Roff=100Meg Vt=2.5 Vh=0.1)

* --- Subcircuits for Logic ---

* Falling-edge triggered T-Flip-Flop with active-high asynchronous reset
.subckt TFF_falling CLK CLR Q
B1 CLK_b 0 V=5-V(CLK)
S1 Q_b master CLK 0 logic_sw
C1 master 0 100p
R1 master 0 1G
S2 master slave CLK_b 0 logic_sw
C2 slave 0 100p
R2 slave 0 1G
* Asynchronous Reset Switches
S3 master 0 CLR 0 logic_sw
S4 slave 0 CLR 0 logic_sw
* Output formatting with RC filter to prevent timestep discontinuities
B2 Q_raw 0 V=V(slave)>2.5?5:0
R3 Q_raw Q 1k
C3 Q 0 100p
B4 Q_b 0 V=5-V(Q_raw)
.ends

* U1: 74HC393 Dual 4-bit Binary Counter (Only first 2 bits QA, QB modeled)
.subckt 74HC393 CLK MR QA QB GND VCC
X1 CLK MR QA TFF_falling
X2 QA MR QB TFF_falling
.ends

* U2: 74HC08 Quad 2-input AND Gate
.subckt 74HC08 A B Y GND VCC
B1 Y_raw 0 V=(V(A)>2.5)&&(V(B)>2.5)?5:0
R1 Y_raw Y 1k
C1 Y 0 100p
.ends

* --- Main Circuit ---

* U1: 74HC393 Dual 4-bit Binary Counter
XU1 CLK MR QA QB 0 VCC 74HC393

* U2: 74HC08 Quad 2-input AND gate
XU2 QA QB MAX_VAL 0 VCC 74HC08

* --- Output LEDs ---
R3 QA N_D1 330
D1 N_D1 0 LED_green

R4 QB N_D2 330
D2 N_D2 0 LED_yellow

R5 MAX_VAL N_D3 330
D3 N_D3 0 LED_red

.model LED_green D(IS=1e-19 N=1.8 RS=10)
.model LED_yellow D(IS=1e-19 N=1.7 RS=10)
.model LED_red D(IS=1e-19 N=1.6 RS=10)

* --- Simulation and Output ---
.op
.tran 1u 600u
.print tran V(CLK) V(MR) V(QA) V(QB) V(MAX_VAL)
.end

Resultados de Simulación (Transitorio)

Análisis: The simulation shows the clock signal toggling and the manual reset (MR) signal initializing high then pulsing later. The QA output toggles in response to the clock, but QB and MAX_VAL remain near zero throughout the sampled data, indicating the counter may not be fully reaching the higher states or the clock pulses are insufficient to trigger QB.

Show raw data table (1035 rows)

Index   time            v(clk)          v(mr)           v(qa)           v(qb)           v(max_val)
0	0.000000e+00	4.999500e-04	4.999500e+00	1.094960e-64	1.402927e-64	1.824146e-64
1	1.000000e-08	4.999500e-04	4.999500e+00	9.954179e-65	1.275388e-64	1.658315e-64
2	2.000000e-08	4.999500e-04	4.999500e+00	9.049254e-65	1.159444e-64	1.507559e-64
3	4.000000e-08	4.999500e-04	4.999500e+00	7.403935e-65	9.486357e-65	1.233457e-64
4	8.000000e-08	4.999500e-04	4.999500e+00	4.935957e-65	6.324238e-65	8.223048e-65
5	1.600000e-07	4.999500e-04	4.999500e+00	2.115410e-65	2.710388e-65	3.524164e-65
6	3.200000e-07	4.999500e-04	4.999500e+00	2.350456e-66	3.011542e-66	3.915737e-66
7	6.400000e-07	4.999500e-04	4.999500e+00	-5.42413e-67	-6.94971e-67	-9.03632e-67
8	1.280000e-06	4.999500e-04	4.999500e+00	2.841210e-67	3.640325e-67	4.733309e-67
9	2.280000e-06	4.999500e-04	4.999500e+00	-1.89414e-67	-2.42688e-67	-3.15554e-67
10	3.280000e-06	4.999500e-04	4.999500e+00	1.262760e-67	1.617922e-67	2.103693e-67
11	4.280000e-06	4.999500e-04	4.999500e+00	-8.41840e-68	-1.07861e-67	-1.40246e-67
12	5.280000e-06	4.999500e-04	4.999500e+00	5.612267e-68	7.190766e-68	9.349746e-68
13	6.280000e-06	4.999500e-04	4.999500e+00	-3.74151e-68	-4.79384e-68	-6.23316e-68
14	7.280000e-06	4.999500e-04	4.999500e+00	2.494341e-68	3.195896e-68	4.155443e-68
15	8.280000e-06	4.999500e-04	4.999500e+00	-1.66289e-68	-2.13060e-68	-2.77030e-68
16	9.280000e-06	4.999500e-04	4.999500e+00	1.108596e-68	1.420398e-68	1.846863e-68
17	1.000000e-05	4.999500e-04	4.999500e+00	-6.26598e-69	-8.02834e-69	-1.04388e-68
18	1.010000e-05	4.999500e-04	4.999500e+00	-3.13299e-69	-4.01417e-69	-5.21940e-69
19	1.030000e-05	4.999500e-04	4.999500e+00	1.566513e-78	2.007109e-78	2.609729e-78
20	1.035875e-05	4.999500e-04	4.999500e+00	8.551514e-79	1.095671e-78	1.424639e-78
21	1.046156e-05	4.999500e-04	4.999500e+00	2.744610e-79	3.516558e-79	4.572383e-79
22	1.049002e-05	4.999500e-04	4.999500e+00	2.060863e-79	2.640500e-79	3.433294e-79
23	1.053982e-05	4.999500e-04	4.999500e+00	1.239160e-79	1.587686e-79	2.064379e-79
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Quiz rápido

Pregunta 1: ¿Cuál es el objetivo principal del circuito descrito en el texto?

Construir un contador binario de 0 a 3 con reloj manual y reinicio. Correcto Incorrecto
Crear un generador de señales analógicas de alta frecuencia. Correcto Incorrecto
Diseñar una fuente de alimentación de 5 V regulable. Correcto Incorrecto

Pregunta 2: ¿Qué circuito integrado (CI) se utiliza como contador digital de 2 bits en este proyecto?

74HC08 Correcto Incorrecto
74HC393 Correcto Incorrecto
NE555 Correcto Incorrecto

Pregunta 3: ¿Qué función cumple la puerta AND 74HC08 en el circuito?

Generar la señal de reloj automáticamente. Correcto Incorrecto
Regular el voltaje de la fuente de alimentación a 5 V. Correcto Incorrecto
Decodificar el estado máximo (11 en binario) para encender un indicador. Correcto Incorrecto

Pregunta 4: ¿Qué sucede al presionar y soltar el botón de reloj (S1)?

El estado binario avanza secuencialmente (00 → 01 → 10 → 11). Correcto Incorrecto
El circuito se reinicia inmediatamente a 00. Correcto Incorrecto
El tercer LED parpadea tres veces y se apaga. Correcto Incorrecto

Pregunta 5: ¿Cuándo se enciende el tercer LED (indicador de fin de ciclo)?

Cuando el contador está en el estado 0. Correcto Incorrecto
Estrictamente cuando la cuenta alcanza el estado 3 (11 en binario). Correcto Incorrecto
Cada vez que se presiona el botón de reinicio. Correcto Incorrecto

Pregunta 6: ¿Qué tipo de lógica demuestra el uso del contador para el seguimiento de eventos a lo largo del tiempo?

Lógica combinacional. Correcto Incorrecto
Lógica secuencial. Correcto Incorrecto
Lógica difusa (Fuzzy logic). Correcto Incorrecto

Pregunta 7: ¿Qué efecto tiene presionar el botón de reinicio manual (S2)?

Fuerza el contador de vuelta a cero. Correcto Incorrecto
Invierte la dirección del contador (de 3 a 0). Correcto Incorrecto
Pausa el conteo manteniendo el estado actual indefinidamente. Correcto Incorrecto

Pregunta 8: ¿Qué tipo de lógica se utiliza para decodificar estados binarios específicos según el texto?

Lógica secuencial. Correcto Incorrecto
Lógica combinacional. Correcto Incorrecto
Lógica de estados finitos. Correcto Incorrecto

Pregunta 9: ¿Qué tipo de reinicio se menciona como un concepto fundamental que se aprende en este proyecto?

Reinicio síncrono. Correcto Incorrecto
Reinicio asíncrono. Correcto Incorrecto
Reinicio temporizado. Correcto Incorrecto

Pregunta 10: ¿Qué componentes muestran la cuenta binaria actual (LSB y MSB)?

Dos resistencias de 10 kΩ. Correcto Incorrecto
Dos pulsadores normalmente abiertos. Correcto Incorrecto
Dos LEDs. Correcto Incorrecto

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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Diagrama de bloques conceptual

Conceptual block diagram — CONTADOR Binary counter — Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.