Nivel: Medio | Comprender el desplazamiento del nivel DC de una señal AC utilizando un diodo y un condensador.

Objetivo y caso de uso

Construirás un circuito fijador de nivel positivo con diodo que toma una señal AC entrante centrada en cero y desplaza todo su nivel DC hacia arriba, estableciendo una nueva línea base de referencia.

Este circuito es muy útil en diversas aplicaciones prácticas:
* Restaurar niveles DC en señales de video analógicas para una correcta representación en pantalla.
* Proteger las etapas de entrada analógica de microcontroladores que no pueden manejar voltajes negativos.
* Crear los bloques de construcción fundamentales para circuitos multiplicadores de voltaje (como las bombas de carga).
* Polarizar señales AC para que puedan ser procesadas por amplificadores operacionales de fuente simple.

Resultado esperado:
* La forma de onda AC de entrada (V_in_waveform) seguirá siendo una onda senoidal estándar centrada en 0 V.
* La forma de onda AC de salida (V_out_waveform) tendrá la misma amplitud pico a pico, pero estará desplazada por encima de 0 V.
* Se establecerá un DC_offset medible en la salida, aproximadamente igual al voltaje pico de entrada menos la caída de voltaje directo del diodo.

Público objetivo y nivel: Estudiantes de electrónica de nivel intermedio que aprenden sobre conformación de ondas y circuitos no lineales.

Materiales

• V1: fuente de onda senoidal AC de 5 V pico (10 Vpp) a 1 kHz, función: señal de entrada
• C1: condensador de 1 µF, función: acoplamiento AC y almacenamiento del desplazamiento DC
• D1: diodo de pequeña señal 1N4148, función: fija el nivel de voltaje mínimo
• R1: resistencia de 100 kΩ, función: proporciona una ruta de descarga y define la carga

Guía de conexionado

• V1: se conecta entre el nodo VIN (positivo) y el nodo 0 (GND).
• C1: se conecta entre el nodo VIN y el nodo VOUT.
• D1: se conecta entre el nodo 0 (ánodo) y el nodo VOUT (cátodo).
• R1: se conecta entre el nodo VOUT y el nodo 0 (GND).

Diagrama de bloques conceptual

Esquemático

[ V1: 10Vpp AC ] --(VIN)--> [ C1: 1µF ] --(VOUT)--+--> [ R1: 100 kΩ ] --> GND
                                                  |
                                                  +--> [ D1: 1N4148 Cathode ] --(Anode)--> GND

Diagrama eléctrico

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Mediciones y pruebas

1. Generación de señal: Conecta tu generador de funciones o fuente AC para proporcionar una onda senoidal de 10 Vpp a 1 kHz al nodo VIN.
2. Verificación de entrada: Mide el nodo VIN con un canal del osciloscopio (acoplamiento DC). Verifica que la V_in_waveform oscile simétricamente de -5 V a +5 V.
3. Forma de onda de salida: Mide el nodo VOUT con un segundo canal del osciloscopio (acoplamiento DC). Observa la V_out_waveform. Debería oscilar aproximadamente de -0.7 V a +9.3 V.
4. Medición del desplazamiento DC: Cambia tu multímetro digital (DMM) al modo de voltaje DC y mide el nodo VOUT con respecto al nodo 0. Deberías leer un DC_offset positivo de aproximadamente +4.3 V.
5. Comprobación de la constante de tiempo: Nota cómo la forma de onda de salida mantiene su forma. El alto valor de R1 asegura que el condensador no se descargue significativamente entre ciclos.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice)

* Practical case: DC level clamper circuit
.width out=256

* Input Signal: 5V peak (10Vpp), 1kHz sine wave
V1 VIN 0 SINE(0 5 1k)

* AC coupling and DC offset storage capacitor
C1 VIN VOUT 1u

* Clamping diode (Anode to GND, Cathode to VOUT)
D1 0 VOUT 1N4148

* Load resistor and discharge path
R1 VOUT 0 100k

* Standard 1N4148 diode model
.model 1N4148 D(IS=4.35E-9 N=1.906 BV=110 IBV=0.0001 RS=0.6458 CJO=1.20E-11 M=0.3333 VJ=0.75 TT=3.48E-9)

* Transient analysis for 5 milliseconds to capture 5 full cycles of the 1kHz signal
.tran 10u 5m

* Output directives (Input and Output nodes first)
.print tran V(VIN) V(VOUT)
.op
.end

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

Resultados de Simulación (Transitorio)

Análisis: The input signal v(vin) is a 10Vpp sine wave centered at 0V. The output signal v(vout) is shifted upwards, with its minimum clamped to approximately -0.8V (the forward voltage drop of the 1N4148 diode) and its maximum reaching about 9.38V.

Show raw data table (509 rows)

Index   time            v(vin)          v(vout)
0	0.000000e+00	0.000000e+00	-2.62072e-15
1	1.000000e-07	3.141592e-03	3.141552e-03
2	1.768596e-07	5.556208e-03	5.556134e-03
3	3.305789e-07	1.038543e-02	1.038529e-02
4	6.380174e-07	2.004385e-02	2.004355e-02
5	1.252894e-06	3.936043e-02	3.935972e-02
6	2.482649e-06	7.799154e-02	7.798965e-02
7	4.942157e-06	1.552375e-01	1.552318e-01
8	9.861173e-06	3.095997e-01	3.095809e-01
9	1.969921e-05	6.172898e-01	6.172223e-01
10	2.969921e-05	9.276226e-01	9.274748e-01
11	3.969921e-05	1.234294e+00	1.234036e+00
12	4.969921e-05	1.536095e+00	1.535695e+00
13	5.969921e-05	1.831833e+00	1.831263e+00
14	6.969921e-05	2.120342e+00	2.119572e+00
15	7.969921e-05	2.400483e+00	2.399485e+00
16	8.969921e-05	2.671151e+00	2.669897e+00
17	9.969921e-05	2.931276e+00	2.929740e+00
18	1.096992e-04	3.179833e+00	3.177990e+00
19	1.196992e-04	3.415841e+00	3.413667e+00
20	1.296992e-04	3.638368e+00	3.635840e+00
21	1.396992e-04	3.846536e+00	3.843632e+00
22	1.496992e-04	4.039523e+00	4.036224e+00
23	1.596992e-04	4.216569e+00	4.212856e+00
... (485 more rows) ...

Errores comunes y cómo evitarlos

• Invertir la polaridad del diodo: Colocar el diodo con el cátodo hacia GND creará un fijador negativo en lugar de uno positivo. Verifica siempre la orientación de la banda negra (cátodo) en el diodo físico.
• Usar una resistencia de carga (R1) demasiado pequeña: Si R1 es demasiado pequeña, la constante de tiempo RC será más corta que el período de la señal, lo que hará que el condensador se descargue demasiado rápido y distorsione la forma de onda de salida hasta darle forma de «aleta de tiburón».
• Usar un condensador polarizado incorrectamente: Si usas un condensador electrolítico para C1, la pata positiva debe mirar hacia el lado con el voltaje DC promedio más alto (en este caso de fijador positivo, mirando hacia el nodo VOUT).

Solución de problemas

• Síntoma: La forma de onda de salida es idéntica a la forma de onda de entrada (centrada en 0 V).
  • Causa: El diodo D1 está abierto, desconectado, o el condensador C1 está en cortocircuito.
  • Solución: Comprueba la continuidad del diodo con un multímetro y asegúrate de que el condensador esté conectado en serie con la señal.
• Síntoma: La forma de onda de salida es plana en 0 V o -0.7 V.
  • Causa: El diodo D1 está en cortocircuito a tierra, o VOUT está conectado accidentalmente de forma directa a GND.
  • Solución: Inspecciona el cableado de la protoboard en el nodo VOUT y reemplaza el diodo si falla en una prueba en modo diodo.
• Síntoma: El nivel DC es correcto, pero la forma de onda tiene una caída o inclinación severa en los bordes planos.
  • Causa: La constante de tiempo RC es demasiado baja para la frecuencia de 1 kHz.
  • Solución: Aumenta el valor de R1 (por ejemplo, de 10 kΩ a 100 kΩ) o aumenta C1 para evitar una descarga prematura.

Posibles mejoras y extensiones

• Fijador polarizado: Agrega una pequeña fuente de voltaje DC (por ejemplo, una batería de 1.5 V) en serie con el diodo D1 (entre el ánodo y GND) para fijar la señal a un nivel de referencia arbitrario distinto de -0.7 V.
• Conversión a fijador negativo: Invierte la dirección de D1 (ánodo a VOUT, cátodo a 0) y observa cómo toda la forma de onda AC se desplaza hacia abajo, situándose completamente por debajo de +0.7 V.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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¿Quiénes somos?

Nivel: Medio | Objetivo: Analizar y ensamblar un circuito doblador de tensión para aumentar la tensión pico de una señal de CA.

Objetivo y caso de uso

En este caso práctico, construirás un doblador de tensión de media onda (una cascada básica de Villard/Greinacher) utilizando dos diodos y dos condensadores. Este circuito rectifica una entrada de CA mientras eleva simultáneamente la tensión, produciendo una salida de CC aproximadamente igual al doble de la tensión pico de la fuente de CA.

Por qué este circuito es útil en el mundo real:
* Generación de fuentes de polarización de alta tensión para componentes como válvulas de vacío, tubos de rayos catódicos o tubos fotomultiplicadores.
* Proporcionar rieles de tensión más altos para etapas específicas de amplificadores operacionales sin requerir un transformador elevador voluminoso y personalizado.
* Alimentación de dispositivos electrostáticos de baja corriente, ionizadores o tubos Geiger-Müller.

Resultado esperado:
* La señal de entrada (V_in_AC) funciona como una onda sinusoidal estándar.
* La tensión de salida (V_out_DC) mide aproximadamente 2 × Vpeak de la señal de entrada, menos las caídas de tensión directa de los dos diodos.
* Habrá tensión de rizado presente en la salida de CC y aumentará notablemente cuando se conecte una carga mayor (menor resistencia).

Público objetivo: Estudiantes de electrónica de nivel intermedio que aprenden sobre la conversión de CA a CC y las topologías fundamentales de multiplicadores.

Materiales

• V1: Fuente de CA de 12 Vrms (aprox. 17 Vpeak), 50/60 Hz, función: señal de entrada de CA principal
• D1: Diodo rectificador 1N4007, función: primera etapa de fijación (clamping)
• D2: Diodo rectificador 1N4007, función: segunda etapa rectificadora de pico
• C1: Condensador electrolítico de 100 µF / 50 V, función: acoplamiento de CA y almacenamiento de carga intermedio
• C2: Condensador electrolítico de 100 µF / 50 V, función: suavizado de salida y almacenamiento de carga final
• R1: Resistencia de 10 kΩ, función: carga de salida ligera para descargar los condensadores de forma segura después de apagar

Guía de conexionado

• V1: se conecta entre el nodo NODE_AC y el nodo 0 (GND).
• C1: se conecta entre el nodo NODE_AC (terminal negativo) y el nodo NODE_MID (terminal positivo).
• D1: se conecta entre el nodo 0 (ánodo) y el nodo NODE_MID (cátodo).
• D2: se conecta entre el nodo NODE_MID (ánodo) y el nodo VOUT (cátodo).
• C2: se conecta entre el nodo VOUT (terminal positivo) y el nodo 0 (terminal negativo).
• R1: se conecta entre el nodo VOUT y el nodo 0.

Diagrama de bloques conceptual

Esquemático

GND
                                                        |
                                                  [ D1: 1N4007 ]
                                                        |
                                                        v
GND --> [ V1: 12Vrms AC ] --(NODE_AC)--> [ C1: 100µF ] --(NODE_MID)--> [ D2: 1N4007 ] --(VOUT)--> [ R1: 10 kΩ ] --> GND
                                                                                            |
                                                                                            +---> [ C2: 100µF ] --> GND

Diagrama eléctrico

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Mediciones y pruebas

1. Medir el pico de entrada de CA: Conecta un osciloscopio o un multímetro (en modo CA) entre el nodo NODE_AC y el nodo 0. Una entrada de 12 Vrms debería medir aproximadamente 17 V pico.
2. Medir la tensión de CC intermedia: Coloca un multímetro (en modo CC) a través de C1. Deberías leer aproximadamente Vpeak – 0.7 V (alrededor de 16.3 VDC).
3. Medir la salida doblada (V_out_DC): Mide entre VOUT y 0 en modo CC. La tensión debería ser aproximadamente 2 × Vpeak – 1.4 V (alrededor de 32.6 VDC).
4. Observar el rizado de salida: Cambia el osciloscopio a acoplamiento de CA y mide en VOUT. Observarás una onda de rizado que coincide con la frecuencia de la fuente de entrada (rectificación de media onda).
5. Probar la dependencia de la carga: Cambia R1 por una resistencia de 1 kΩ. Observa cómo la tensión de CC de salida cae y la amplitud del rizado aumenta significativamente, lo que demuestra que esta topología es más adecuada para aplicaciones de baja corriente.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Half-wave voltage doubler
.width out=256

* Main AC Input Signal (12 Vrms -> ~16.97 Vpeak, 50 Hz)
V1 NODE_AC 0 SIN(0 16.97056 50)

* AC coupling and intermediate charge storage
* Connected with NODE_MID as positive and NODE_AC as negative terminal
C1 NODE_MID NODE_AC 100u

* First clamping stage rectifier diode
D1 0 NODE_MID 1N4007

* Second peak rectifier stage diode
D2 NODE_MID VOUT 1N4007

* Output smoothing and final charge storage
C2 VOUT 0 100u

* Light output load to safely discharge capacitors
* ... (truncated in public view) ...

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* Practical case: Half-wave voltage doubler
.width out=256

* Main AC Input Signal (12 Vrms -> ~16.97 Vpeak, 50 Hz)
V1 NODE_AC 0 SIN(0 16.97056 50)

* AC coupling and intermediate charge storage
* Connected with NODE_MID as positive and NODE_AC as negative terminal
C1 NODE_MID NODE_AC 100u

* First clamping stage rectifier diode
D1 0 NODE_MID 1N4007

* Second peak rectifier stage diode
D2 NODE_MID VOUT 1N4007

* Output smoothing and final charge storage
C2 VOUT 0 100u

* Light output load to safely discharge capacitors
R1 VOUT 0 10k

* Diode Model for 1N4007
.model 1N4007 D(IS=7.02767n RS=0.0341512 N=1.80803 EG=1.05743 XTI=5 BV=1000 IBV=5e-08 CJO=1e-11 VJ=0.7 M=0.5 FC=0.5 TT=1e-07)

* Simulation Directives
.print tran V(NODE_AC) V(VOUT) V(NODE_MID)
.tran 100u 500m
.op
.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation shows the input AC voltage swinging between approximately -17V and +17V. The intermediate node (NODE_MID) is clamped and shifted, reaching a peak of about 32.6V. The output voltage (VOUT) successfully charges up to approximately 32V, which is nearly double the peak input voltage, confirming the voltage doubler operation.
* overall_comment: The SPICE netlist perfectly matches the BOM and wiring guide. The simulation results clearly demonstrate the expected behavior of a half-wave voltage doubler, with the output voltage reaching approximately twice the peak input voltage. This is an excellent didactic example.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The simulation shows the input AC voltage swinging between approximately -17V and +17V. The intermediate node (NODE_MID) is clamped and shifted, reaching a peak of about 32.6V. The output voltage (VOUT) successfully charges up to approximately 32V, which is nearly double the peak input voltage, confirming the voltage doubler operation.

Show raw data table (5027 rows)

Index   time            v(node_ac)      v(vout)         v(node_mid)
0	0.000000e+00	0.000000e+00	2.565925e-21	-1.89144e-18
1	1.000000e-06	5.331459e-03	5.419582e-10	5.331457e-03
2	2.000000e-06	1.066292e-02	1.097125e-09	1.066291e-02
3	4.000000e-06	2.132583e-02	2.236679e-09	2.132582e-02
4	8.000000e-06	4.265162e-02	4.716739e-09	4.265162e-02
5	1.600000e-05	8.530298e-02	1.109752e-08	8.530296e-02
6	2.994581e-05	1.596525e-01	3.640348e-08	1.596524e-01
7	4.360349e-05	2.324629e-01	1.285942e-07	2.324628e-01
8	5.923389e-05	3.157848e-01	6.926674e-07	3.157841e-01
9	7.569182e-05	4.035098e-01	4.463881e-06	4.035053e-01
10	9.313209e-05	4.964590e-01	3.310357e-05	4.964259e-01
11	1.114841e-04	5.942514e-01	2.714571e-04	5.939798e-01
12	1.306697e-04	6.964642e-01	2.279240e-03	6.941849e-01
13	1.507869e-04	8.036134e-01	1.447578e-02	7.891374e-01
14	1.727320e-04	9.204617e-01	5.134539e-02	8.691153e-01
15	1.929217e-04	1.027924e+00	1.015818e-01	9.263400e-01
16	2.144482e-04	1.142457e+00	1.586780e-01	9.837739e-01
17	2.454175e-04	1.307137e+00	2.410344e-01	1.066092e+00
18	2.845422e-04	1.515006e+00	3.449894e-01	1.169993e+00
19	3.627917e-04	1.930024e+00	5.525467e-01	1.377419e+00
20	4.627917e-04	2.458671e+00	8.169450e-01	1.641599e+00
21	5.627917e-04	2.984892e+00	1.080147e+00	1.904524e+00
22	6.627917e-04	3.508167e+00	1.341889e+00	2.165935e+00
23	7.627917e-04	4.027980e+00	1.601917e+00	2.425574e+00
... (5003 more rows) ...

Errores comunes y cómo evitarlos

• Invertir la polaridad del diodo: Instalar D1 o D2 al revés fijará la tensión a un potencial negativo en lugar de positivo, o bloqueará por completo que la carga llegue a la salida. Comprueba siempre la banda plateada que indica el cátodo.
• Polaridad incorrecta del condensador: Los condensadores electrolíticos fallarán o se reventarán si se polarizan en inversa. Asegúrate de que el terminal positivo de C1 mire hacia la unión de los diodos (NODE_MID) y el terminal positivo de C2 mire hacia VOUT.
• Usar condensadores con una clasificación de tensión baja: C2 debe soportar la tensión completamente doblada (2 × Vpeak). Usar un condensador de 25 V para una salida de 34 V causará un fallo inmediato. Selecciona siempre condensadores clasificados para al menos 2.5 × Vpeak de la fuente de CA.

Solución de problemas

• Síntoma: La tensión de salida es solo igual a Vpeak (no doblada).
  • Causa: C1 está en cortocircuito, o D1 está abierto/dañado.
  • Solución: Verifica la continuidad de D1 usando la prueba de diodos de un multímetro y revisa C1 en busca de cortocircuitos internos.
• Síntoma: La tensión de salida (VOUT) es cero o cercana a cero.
  • Causa: D2 está instalado al revés (bloqueando el flujo de CC), o la resistencia de carga R1 está completamente en cortocircuito/es demasiado pequeña, colapsando la carga del multiplicador.
  • Solución: Verifica la orientación de D2 y asegúrate de que R1 sea de al menos 10 kΩ para las pruebas.
• Síntoma: Fuerte estallido o condensador abultado al encender.
  • Causa: Se excedió la clasificación de tensión de C2 o se conectó con polaridad invertida.
  • Solución: Desconecta la alimentación inmediatamente. Reemplaza el condensador dañado, verificando dos veces la polaridad correcta y una clasificación de tensión segura (por ejemplo, ≥ 50 V).

Posibles mejoras y extensiones

• Añadir etapas multiplicadoras: Conecta en cascada diodos y condensadores adicionales para convertir este circuito en un triplicador o cuadruplicador de tensión de Cockcroft-Walton para potenciales de CC aún mayores.
• Construir un doblador de tensión de onda completa: Reconfigura el circuito a una topología de doblador de onda completa para duplicar la frecuencia de rizado, lo que reduce el tamaño requerido de los condensadores de filtro para mantener una salida estable bajo carga.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Medio. Diseñar un oscilador astable NE555 donde una LDR modula la frecuencia de salida en función de la luz ambiental.

Objetivo y caso de uso

En este proyecto, construirás un oscilador astable utilizando el CI temporizador 555, donde una resistencia dependiente de la luz (LDR) sustituye a una de las resistencias de temporización estándar. Esta sustitución cambia dinámicamente el tono de un altavoz piezoeléctrico dependiendo de la cantidad de luz que incide sobre el sensor.

Este circuito es muy útil en el mundo real:
* Sirve como sensor auditivo para advertencias luminosas, como una alarma para la puerta de un refrigerador que se ha quedado abierta.
* Actúa como un bloque de construcción fundamental para instrumentos musicales electrónicos sencillos, como un theremín óptico básico.
* Proporciona indicadores de accesibilidad, ofreciendo una retroalimentación de audio distintiva para que los usuarios con discapacidad visual sepan si las luces están encendidas o apagadas en una habitación.
* Demuestra cómo convertir una propiedad física analógica variable (luminosidad) en una señal eléctrica modulada en frecuencia.

Resultado esperado:
* El altavoz piezoeléctrico emitirá un tono continuo y audible.
* La frecuencia (tono) del sonido aumentará significativamente cuando la LDR se exponga a luz brillante.
* La frecuencia del sonido caerá a un tono más grave cuando la LDR esté cubierta o en un entorno oscuro.
* El condensador de temporización principal se cargará y descargará continuamente entre 1/3 y 2/3 del voltaje de alimentación.

Público objetivo y nivel: Estudiantes de electrónica de nivel intermedio que buscan combinar sensores analógicos con CIs de temporización estándar.

Materiales

• V1: Fuente de alimentación de 9 V CC
• U1: CI temporizador NE555, función: oscilador astable
• R1: Resistencia de 1 kΩ, función: resistencia de temporización fija que limita la corriente de descarga
• R2: Fotorresistencia (LDR), función: resistencia de temporización variable modulada por luz
• C1: Condensador cerámico de 100 nF, función: condensador principal de temporización del oscilador
• C2: Condensador cerámico de 10 nF, función: estabilización del voltaje de control para U1
• C3: Condensador electrolítico de 10 µF, función: acoplamiento de CA para el altavoz
• LS1: Altavoz piezoeléctrico, función: salida de audio

Guía de conexionado

• V1: se conecta entre el nodo VCC y el nodo 0 (GND).
• U1 Pin 1 (GND): se conecta al nodo 0.
• U1 Pin 8 (VCC): se conecta al nodo VCC.
• U1 Pin 4 (RESET): se conecta al nodo VCC.
• U1 Pin 7 (DISCHARGE): se conecta al nodo DISCH.
• U1 Pin 2 (TRIGGER): se conecta al nodo TRIG_THR.
• U1 Pin 6 (THRESHOLD): se conecta al nodo TRIG_THR.
• U1 Pin 5 (CONTROL): se conecta al nodo CTRL.
• U1 Pin 3 (OUTPUT): se conecta al nodo OUT.
• R1: se conecta entre el nodo VCC y el nodo DISCH.
• R2: se conecta entre el nodo DISCH y el nodo TRIG_THR.
• C1: se conecta entre el nodo TRIG_THR y el nodo 0.
• C2: se conecta entre el nodo CTRL y el nodo 0.
• C3: se conecta entre el nodo OUT (terminal positivo) y el nodo SPK_IN (terminal negativo).
• LS1: se conecta entre el nodo SPK_IN y el nodo 0.

Diagrama de bloques conceptual

Esquemático

Inputs / Timing Network                                        Processing                      Output / Load
=======================                                        ==========                      =============

[ VCC --> R1: 1 kΩ ] -----------------------(DISCH: Pin 7)----> [ U1: NE555 Timer ]
                                                               [                 ]
[ Node DISCH --> R2: LDR (Light Mod.) ] ---(TRIG_THR: Pins 2,6)[                 ]
                                                               [  (Oscillator)   ] --(OUT: Pin 3)--> [ C3: 10µF ] --(SPK_IN)--> [ LS1: Speaker ] --> GND
[ Node TRIG_THR --> C1: 100nF --> GND ] ---(Timing Ref)------> [                 ]
                                                               [                 ]
[ Node CTRL --> C2: 10nF --> GND ] --------(CTRL: Pin 5)-----> [                 ]

Diagrama eléctrico

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Mediciones y pruebas

1. Resistencia de la LDR: Antes de insertar la LDR en el circuito, mide su resistencia con un multímetro digital. Registra el valor en oscuridad absoluta (debería ser muy alto, ej., > 50 kΩ) y bajo la iluminación directa de una linterna (debería disminuir significativamente, ej., < 1 kΩ).
2. Voltaje del condensador: Alimenta el circuito ensamblado. Usa un osciloscopio para sondear el nodo TRIG_THR con respecto a tierra (nodo 0). Deberías observar una forma de onda continua de carga y descarga (similar a una aleta de tiburón o un triángulo) oscilando exactamente entre 3 V y 6 V (que corresponden a 1/3 y 2/3 de la fuente de 9 V).
3. Frecuencia de salida: Conecta un osciloscopio o un frecuencímetro al nodo OUT con respecto a tierra. Ilumina directamente la LDR con una linterna y observa cómo la frecuencia aumenta rápidamente. Cubre el sensor con tu mano para simular la oscuridad y observa cómo la frecuencia cae.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Light-controlled oscillator (NE555 astable)
.width out=256

.op
.tran 10u 5m uic
.print tran V(TRIG_THR) V(OUT) V(VCC) V(SPK_IN)

* Power Supply
V1 VCC 0 DC 9

* 555 Timer IC Subcircuit Definition
.subckt NE555 1 2 3 4 5 6 7 8
* Pins: 1:GND 2:TRIG 3:OUT 4:RESET 5:CTRL 6:THR 7:DISCH 8:VCC
* Internal voltage divider
R1 8 5 5k
R2 5 N_TRIG_REF 5k
R3 N_TRIG_REF 1 5k

* Comparators using continuous tanh functions for robust convergence
B_S N_S 1 V=0.5 + 0.5*tanh(100 * (V(N_TRIG_REF) - V(2)))
* ... (truncated in public view) ...

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* Light-controlled oscillator (NE555 astable)
.width out=256

.op
.tran 10u 5m uic
.print tran V(TRIG_THR) V(OUT) V(VCC) V(SPK_IN)

* Power Supply
V1 VCC 0 DC 9

* 555 Timer IC Subcircuit Definition
.subckt NE555 1 2 3 4 5 6 7 8
* Pins: 1:GND 2:TRIG 3:OUT 4:RESET 5:CTRL 6:THR 7:DISCH 8:VCC
* Internal voltage divider
R1 8 5 5k
R2 5 N_TRIG_REF 5k
R3 N_TRIG_REF 1 5k

* Comparators using continuous tanh functions for robust convergence
B_S N_S 1 V=0.5 + 0.5*tanh(100 * (V(N_TRIG_REF) - V(2)))
B_R N_R 1 V=0.5 + 0.5*tanh(100 * (V(6) - V(5)))
B_RESET N_RESET 1 V=0.5 + 0.5*tanh(100 * (0.7 - (V(4) - V(1))))

* SR Latch (Behavioral RC model ensuring smooth transitions)
B_INT N_INT 1 V=(V(N_RESET)<=0.5) * ( (V(N_S)>=0.5) + (V(N_S)<0.5) * (V(N_R)<=0.5) * V(N_INT_CAP) )
R_INT N_INT N_INT_CAP 100
C_INT N_INT_CAP 1 1n

* Output stage (Push-pull behavior)
B_OUT N_OUT 1 V=(V(N_INT_CAP)>0.5) * V(8)
R_OUT N_OUT 3 10

* Discharge stage (Open collector behavior)
B_DISCH 7 1 I=V(7) * ( (V(N_INT_CAP)<0.5)*0.1 + (V(N_INT_CAP)>=0.5)*1e-9 )
.ends

* Main Circuit
XU1 0 TRIG_THR OUT VCC CTRL TRIG_THR DISCH VCC NE555
R1 VCC DISCH 1k
R2 DISCH TRIG_THR 10k
C1 TRIG_THR 0 100n
C2 CTRL 0 10n
C3 OUT SPK_IN 10u
RLS1 SPK_IN 0 1k

.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The transient simulation shows the trigger/threshold voltage oscillating between approximately 3V (1/3 VCC) and 6V (2/3 VCC), and the output toggling between near 0V and near 9V. The AC-coupled speaker input (SPK_IN) correctly centers around 0V during operation.
* bom_vs_spice equivalences ignored:
*   - Photoresistor (LDR) R2 modeled as a fixed 10k resistor.
*   - Piezoelectric speaker LS1 modeled as a 1k resistor RLS1.
* overall_comment: The SPICE netlist accurately represents the light-controlled oscillator described in the BOM and wiring guide. The NE555 subcircuit functions correctly as an astable multivibrator, and the simulation results confirm the expected oscillation. The circuit is perfectly suitable as a didactic example.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The transient simulation shows the trigger/threshold voltage oscillating between approximately 3V (1/3 VCC) and 6V (2/3 VCC), and the output toggling between near 0V and near 9V. The AC-coupled speaker input (SPK_IN) correctly centers around 0V during operation.

Show raw data table (631 rows)

Index   time            v(trig_thr)     v(out)          v(vcc)          v(spk_in)
0	1.000000e-07	8.901188e-06	0.000000e+00	9.000000e+00	0.000000e+00
1	1.014392e-07	2.067642e-05	8.910891e+00	9.000000e+00	8.910890e+00
2	1.043176e-07	4.422687e-05	8.910891e+00	9.000000e+00	8.910887e+00
3	1.100744e-07	9.132756e-05	8.910891e+00	9.000000e+00	8.910882e+00
4	1.215880e-07	1.855282e-04	8.910891e+00	9.000000e+00	8.910872e+00
5	1.446152e-07	3.739266e-04	8.910891e+00	9.000000e+00	8.910852e+00
6	1.906696e-07	7.507115e-04	8.910892e+00	9.000000e+00	8.910811e+00
7	2.827784e-07	1.504234e-03	8.910893e+00	9.000000e+00	8.910730e+00
8	4.361485e-07	2.758782e-03	8.910894e+00	9.000000e+00	8.910595e+00
9	6.136134e-07	4.210203e-03	8.910896e+00	9.000000e+00	8.910438e+00
10	8.824756e-07	6.408686e-03	8.910898e+00	9.000000e+00	8.910201e+00
11	1.315870e-06	9.951414e-03	8.910902e+00	9.000000e+00	8.909818e+00
12	2.182659e-06	1.703268e-02	8.910909e+00	9.000000e+00	8.909054e+00
13	3.916236e-06	3.117850e-02	8.910925e+00	9.000000e+00	8.907525e+00
14	7.383392e-06	5.940335e-02	8.910955e+00	9.000000e+00	8.904468e+00
15	1.000000e-05	8.064538e-02	8.910978e+00	9.000000e+00	8.902161e+00
16	1.069343e-05	8.626452e-02	8.910985e+00	9.000000e+00	8.901550e+00
17	1.208029e-05	9.749572e-02	8.910997e+00	9.000000e+00	8.900328e+00
18	1.485402e-05	1.199157e-01	8.911021e+00	9.000000e+00	8.897884e+00
19	2.040147e-05	1.645865e-01	8.911070e+00	9.000000e+00	8.892998e+00
20	3.040147e-05	2.445449e-01	8.911158e+00	9.000000e+00	8.884197e+00
21	4.040147e-05	3.237797e-01	8.911246e+00	9.000000e+00	8.875405e+00
22	5.040147e-05	4.022975e-01	8.911334e+00	9.000000e+00	8.866622e+00
23	6.040147e-05	4.801047e-01	8.911422e+00	9.000000e+00	8.857848e+00
... (607 more rows) ...

Errores comunes y cómo evitarlos

• Intercambiar las posiciones de R1 y la LDR: Si la LDR se coloca entre VCC y el pin 7 (DISCHARGE), la luz intensa reducirá su resistencia a casi cero. Cuando el NE555 intente descargar el condensador conectando el pin 7 a tierra, creará un casi cortocircuito desde VCC hasta tierra, lo que podría destruir el CI. Mantén siempre una resistencia de seguridad fija (R1) en la posición superior.
• Elegir el valor incorrecto para C1: Si C1 es demasiado grande (como un condensador electrolítico de 10 µF), el oscilador funcionará a una frecuencia sub-audio, produciendo una serie de clics en lugar de un tono. Mantente en el rango de 10 nF a 100 nF para obtener resultados audibles.
• Omitir el condensador de acoplamiento de CA (C3): Conectar el altavoz piezoeléctrico directamente desde el pin de salida a tierra fuerza un desplazamiento de CC constante a través del altavoz, lo que consume energía innecesaria y puede degradar el componente con el tiempo. Utiliza siempre un condensador de acoplamiento de CA para bloquear la componente de CC.

Solución de problemas

• Síntoma: El altavoz emite un sonido de chasquido o tictac continuo en lugar de un tono musical.
  • Causa: La frecuencia de oscilación es demasiado baja, probablemente por debajo de 20 Hz.
  • Solución: Comprueba el valor de C1. Asegúrate de que es un condensador cerámico de 100 nF (a menudo marcado como 104) y no un condensador electrolítico mucho más grande. Además, asegúrate de que la LDR no esté en oscuridad total.
• Síntoma: No se produce ningún sonido y el chip NE555 se siente caliente al tacto.
  • Causa: Un cortocircuito durante el ciclo de descarga.
  • Solución: Desconecta la alimentación inmediatamente. Verifica que R1 sea una resistencia fija de 1 kΩ y que la LDR esté colocada estrictamente entre los pines 7 y 6, NO entre VCC y el pin 7.
• Síntoma: Se escucha un tono, pero el tono apenas cambia al pasar la mano sobre el sensor.
  • Causa: La variación de resistencia de la LDR en las condiciones de iluminación actuales es demasiado pequeña, o la luz ambiental de la habitación es demasiado uniforme.
  • Solución: Prueba el circuito iluminando la LDR directamente con una fuente de luz muy enfocada (como la linterna de un smartphone), y luego cúbrela completamente con un vaso oscuro. Si el tono sigue sin cambiar mucho, verifica que R2 sea efectivamente una LDR y no una resistencia fija estándar por error.

Posibles mejoras y extensiones

• Potenciómetro de sintonización manual: Añade un potenciómetro de 10 kΩ en serie con la LDR. Esto te permite compensar manualmente la resistencia total, proporcionando una forma de ajustar el «tono base» del oscilador para diferentes condiciones de iluminación de la habitación.
• Respuesta a la luz inversa: Modifica la configuración para que el tono disminuya a medida que aumenta la luz. Esto se puede lograr recableando la sección de temporización (teniendo en cuenta las resistencias de seguridad) o usando un transistor secundario para invertir el comportamiento de la LDR sobre el voltaje de control (Pin 5) del NE555 en lugar de la red de temporización estándar.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Medio – Utilice una resistencia de muy bajo valor para medir indirectamente la corriente de una carga de CC a través de la caída de tensión.

Objetivo y caso de uso

Construirá un circuito de corriente continua (CC) que cuenta con una carga ficticia (dummy load) principal y una resistencia en serie de bajo valor, conocida como shunt. Al medir la pequeña caída de tensión a través de este shunt, calculará indirectamente la corriente total que fluye por el circuito utilizando la Ley de Ohm.

Por qué es útil:
* Medición segura de alta corriente: Evita hacer pasar corrientes masivas directamente a través de los circuitos internos, potencialmente frágiles, de su multímetro.
* Monitorización continua: Permite que los microcontroladores o paneles analógicos realicen un seguimiento constante del consumo de energía sin abrir el circuito.
* Protección contra sobrecorriente: Proporciona una señal de tensión proporcional que puede activar un mecanismo de apagado si la corriente excede los límites seguros.
* Reducción de la tensión de carga (burden voltage): Personalizar el tamaño del shunt minimiza la interferencia que el instrumento de medición impone sobre el circuito en funcionamiento.

Resultado esperado:
* Generará una caída de tensión medible en el rango de los milivoltios a través de la resistencia shunt de lado bajo (low-side).
* Calculará correctamente la corriente de la carga ($I = V/R$) a partir de la tensión observada.
* Verificará la disipación de potencia (P = I^2 × R) del shunt para asegurar que opera dentro de límites térmicos seguros.

Público objetivo y nivel: Estudiantes de electrónica de nivel intermedio que aprenden técnicas de medición indirecta y cálculos de potencia.

Materiales

• V1: fuente de alimentación de 12 V CC, función: fuente de energía principal
• R_LOAD: resistencia de 24 Ω (10 W), función: carga principal de CC
• R_SHUNT: resistencia de 1 Ω (1 W), función: shunt detector de corriente
• VM1: Multímetro digital, función: medir la caída de tensión a través del shunt

Guía de conexionado

• V1: conecta el terminal positivo al nodo VCC y el terminal negativo al nodo 0 (GND).
• R_LOAD: se conecta entre el nodo VCC y el nodo SENSE.
• R_SHUNT: se conecta entre el nodo SENSE y el nodo 0 (GND).
• VM1: conecta la sonda positiva al nodo SENSE y la sonda negativa al nodo 0 (GND) para medir la caída de tensión a través del shunt.

Diagrama de bloques conceptual

Esquemático

[ V1: 12 V VCC ] --> [ R_LOAD: 24 Ω ] --(Node SENSE)--> [ R_SHUNT: 1 Ω ] --> GND
                                           |
                                           +--(+ probe)--> [ VM1: Multimeter ] --(- probe)--> GND

Diagrama eléctrico

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Mediciones y pruebas

1. Verificar la fuente de alimentación: Encienda V1 y mida la tensión en el nodo VCC con respecto al nodo 0. Debería leer exactamente 12 V.
2. Medir la tensión del shunt (Vshunt): Configure su multímetro en el rango de milivoltios o voltios de CC. Mida la tensión en el nodo SENSE con respecto al nodo 0. Con una carga de 24 Ω y un shunt de 1 Ω (25 Ω en total), debería medir aproximadamente 480 mV (0.48 V).
3. Calcular la corriente: Utilice la ley de Ohm (I = Vshunt / Rshunt). Divida la medición de 0.48 V por 1 Ω. La corriente total que fluye por el circuito es de 480 mA (0.48 A).
4. Calcular la disipación de potencia: Calcule la potencia disipada por el shunt usando P = Vshunt × I. En este caso, 0.48 V × 0.48 A = 0.23 W. Debido a que seleccionamos una resistencia de 1 W, está operando de manera segura dentro de sus límites.
5. Medir la caída de tensión de la carga: Mida la tensión entre el nodo VCC y el nodo SENSE. Debería ser aproximadamente 11.52 V, confirmando que el shunt «roba» muy poca tensión de la carga principal.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice)

* Practical case: Current measurement with shunt
.width out=256

* Main power source
V1 VCC 0 DC 12

* Primary DC load
R_LOAD VCC SENSE 24

* Current sensing shunt
R_SHUNT SENSE 0 1

* Simulation commands
.op
.tran 1u 100u

* Print the input voltage and the voltage drop across the shunt (VM1)
.print tran V(VCC) V(SENSE)

.end

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

Resultados de Simulación (Transitorio)

Análisis: The simulation shows a constant 12V supply at VCC and a constant 0.48V at the SENSE node. This perfectly matches the theoretical voltage divider calculation (12V * 1Ω / 25Ω = 0.48V), indicating a current of 0.48A.

Show raw data table (108 rows)

Index   time            v(vcc)          v(sense)
0	0.000000e+00	1.200000e+01	4.800000e-01
1	1.000000e-08	1.200000e+01	4.800000e-01
2	2.000000e-08	1.200000e+01	4.800000e-01
3	4.000000e-08	1.200000e+01	4.800000e-01
4	8.000000e-08	1.200000e+01	4.800000e-01
5	1.600000e-07	1.200000e+01	4.800000e-01
6	3.200000e-07	1.200000e+01	4.800000e-01
7	6.400000e-07	1.200000e+01	4.800000e-01
8	1.280000e-06	1.200000e+01	4.800000e-01
9	2.280000e-06	1.200000e+01	4.800000e-01
10	3.280000e-06	1.200000e+01	4.800000e-01
11	4.280000e-06	1.200000e+01	4.800000e-01
12	5.280000e-06	1.200000e+01	4.800000e-01
13	6.280000e-06	1.200000e+01	4.800000e-01
14	7.280000e-06	1.200000e+01	4.800000e-01
15	8.280000e-06	1.200000e+01	4.800000e-01
16	9.280000e-06	1.200000e+01	4.800000e-01
17	1.028000e-05	1.200000e+01	4.800000e-01
18	1.128000e-05	1.200000e+01	4.800000e-01
19	1.228000e-05	1.200000e+01	4.800000e-01
20	1.328000e-05	1.200000e+01	4.800000e-01
21	1.428000e-05	1.200000e+01	4.800000e-01
22	1.528000e-05	1.200000e+01	4.800000e-01
23	1.628000e-05	1.200000e+01	4.800000e-01
... (84 more rows) ...

Errores comunes y cómo evitarlos

• Usar un shunt con demasiada resistencia: Si el valor del shunt es demasiado alto (ej. 100 Ω), crea una «tensión de carga» (burden voltage) masiva, privando a la carga real de energía y alterando el comportamiento del circuito. Utilice siempre valores bajos (típicamente 1 Ω, 0.1 Ω, o incluso miliohmios).
• Ignorar la potencia nominal del shunt: Una resistencia que reduce incluso una fracción de voltio puede disipar un calor sustancial si la corriente es alta. Calcule siempre P = I^2 × R y seleccione una resistencia con el doble de la potencia calculada.
• Medir la corriente directamente a través del shunt: Configurar el multímetro en modo «Amperios» y ponerlo en paralelo con el shunt provocará un cortocircuito en el shunt, lo que podría fundir el fusible interno del multímetro. Utilice siempre el modo «Voltaje» para medir la caída de tensión a través del shunt.

Solución de problemas

• Síntoma: El multímetro lee 0 V a través del shunt.
  • Causa: El circuito está abierto; la energía no llega a la carga o R_SHUNT está en cortocircuito.
  • Solución: Compruebe la continuidad de todos los cables, asegúrese de que la fuente de alimentación esté encendida y confirme que la carga esté conectada correctamente.
• Síntoma: La resistencia shunt humea o se calienta peligrosamente.
  • Causa: La corriente excede la potencia nominal del shunt, o R_LOAD ha sido puenteada (creando un cortocircuito directo a través del shunt).
  • Solución: Apague la alimentación inmediatamente. Verifique que R_LOAD no esté puenteada y reemplace el shunt por uno de mayor potencia nominal si es necesario.
• Síntoma: La corriente calculada parece mucho menor que el consumo esperado de la carga.
  • Causa: La resistencia de los cables de conexión o los contactos de la protoboard actúan como un shunt secundario no medido, sumándose a la resistencia total del circuito.
  • Solución: Asegúrese de utilizar cables cortos y gruesos para las conexiones de alimentación. Considere cambiar a una configuración de medición de 4 hilos (Kelvin) para obtener una precisión extrema.

Posibles mejoras y extensiones

• Añadir un amplificador detector de corriente: Conecte un amplificador operacional (Op-Amp) a través de R_SHUNT en una configuración no inversora para amplificar la pequeña señal de milivoltios y convertirla en una señal robusta de 0-5 V fácilmente legible por el ADC de un microcontrolador.
• Implementar medición de lado alto (high-side): Mueva R_SHUNT al «lado alto» (entre VCC y R_LOAD). Utilice un CI dedicado a la detección de corriente de lado alto (como el INA219) para medir la tensión diferencial, demostrando que la corriente se puede medir antes de que llegue a la carga mientras se mantiene la carga estrictamente conectada a tierra.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Medio — Construye un detector de sombra estable con indicación visual y baja probabilidad de activación falsa.

Objetivo y caso de uso

Construirás un circuito basado en una fotorresistencia que detecta una caída repentina de luz causada por una sombra y enciende un LED de forma estable. El diseño utiliza un divisor de tensión con LDR, un filtro RC y un comparador con histéresis para reducir activaciones falsas.

Por qué es útil:

• Detectar cuando una mano u objeto pasa frente a una abertura iluminada.
• Crear una advertencia visual simple para puntos de acceso, cajas o armarios.
• Supervisar eventos breves de sombra en experimentos de aula sobre detección de luz.
• Añadir un disparador fiable por cambio de luz a pequeños prototipos de automatización.

Resultado esperado:

• La tensión del sensor en VA cambia con el nivel de luz, típicamente desde aproximadamente 0.8 V hasta 4.2 V según la iluminación.
• La tensión filtrada en VB cambia más lentamente que VA, reduciendo picos cortos y parpadeos.
• La salida del comparador en VOUT conmuta limpiamente entre estados bajo y alto.
• El LED D1 se enciende cuando la luz cae por debajo del umbral ajustado y permanece estable cerca del punto de conmutación.
• Una histéresis de aproximadamente 0.2 V a 0.5 V evita oscilaciones repetidas de encendido/apagado.

Público objetivo y nivel: Estudiantes con conocimientos básicos de resistencias, condensadores y medición de tensión.

Materiales

• V1: fuente DC de 5 V
• R1: fotorresistencia LDR, función: brazo superior dependiente de la luz del divisor del sensor
• R2: potenciómetro de 10 kΩ, función: brazo inferior ajustable del divisor del sensor y ayuda para ajustar la sensibilidad del umbral
• R3: resistencia de 22 kΩ, función: resistencia en serie desde el nodo del sensor hasta el filtro RC
• C1: condensador de 10 µF, función: filtro paso bajo para estabilización del evento de sombra
• U1: comparador LM393, función: comparar la tensión filtrada del sensor con una referencia ajustable
• R4: potenciómetro de 10 kΩ, función: ajuste de la tensión de referencia para el comparador
• R5: resistencia de 220 kΩ, función: realimentación positiva para añadir histéresis
• R6: resistencia de 10 kΩ, función: pull-up para la salida de colector abierto del LM393
• D1: LED rojo, función: salida de alerta visual
• R7: resistencia de 330 Ω, función: limitación de corriente del LED

Guía de conexionado

• V1 se conecta entre los nodos VCC y 0.
• R1 se conecta entre los nodos VCC y VA.
• R2 se conecta entre los nodos VA y 0; usa el potenciómetro como resistencia variable para ajustar la sensibilidad del divisor.
• R3 se conecta entre los nodos VA y VB.
• C1 se conecta entre los nodos VB y 0.
• R4 se conecta entre los nodos VCC y 0; conecta el cursor de R4 al nodo VREF.
• Los pines de alimentación del LM393 U1 se conectan así: pin de alimentación a VCC, pin de tierra a 0.
• La entrada no inversora del comparador U1 se conecta al nodo VREF.
• La entrada inversora del comparador U1 se conecta al nodo VB.
• R5 se conecta entre los nodos VOUT y VREF.
• R6 se conecta entre los nodos VCC y VOUT.
• R7 se conecta entre los nodos VCC y VLED.
• D1 se conecta entre los nodos VLED y VOUT; orienta el LED para que se encienda cuando VOUT sea llevado a nivel bajo por U1.

Diagrama de bloques conceptual

Esquemático

Practical case: Shadow detector for visual alert

Light / Shadow
      --> [ R1: LDR ]
      --> (VA: sensor divider node)
      --> [ R3: 22 kΩ ]
      --> (VB: filtered sensor signal)
      --> [ U1: LM393 Comparator (-) ]

VCC --> [ R2: 10 kΩ Pot, sensitivity adjust ] --> GND
                  \
                   --> (VA)

VCC --> [ R4: 10 kΩ Pot, reference adjust ] --> GND
                  \
                   --> (VREF)
                   --> [ U1: LM393 Comparator (+) ]

[ U1: LM393 Comparator Output VOUT ]
      --> [ R5: 220 kΩ Positive Feedback ] --> (VREF)
      --> [ D1: Red LED ] --> [ R7: 330 Ω ] --> VCC
      --> [ Alert Output: LED ON when VOUT goes LOW ]

VCC --> [ R6: 10 kΩ Pull-up ] --> (VOUT)

(VB) --> [ C1: 10 µF Low-Pass Filter ] --> GND

V1: 5 V DC --> VCC
V1: 0 V    --> GND
U1 power: VCC, GND

Diagrama eléctrico

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Mediciones y pruebas

1. Inspección con la alimentación desconectada
2. Comprueba que VCC y 0 no estén en cortocircuito.
3. Confirma la polaridad del LED.

4. Verifica que la salida del LM393 tenga una resistencia pull-up R6.

5. Comprobación de alimentación

6. Alimenta el circuito con V1 = 5 V.

7. Mide entre VCC y 0; valor esperado: 4.9 V a 5.1 V.

8. Medición de la tensión del sensor

9. Mide VA con luz intensa y luego bajo una sombra.
10. Resultado esperado: VA debe cambiar claramente, a menudo en más de 1 V.

11. Si el cambio es demasiado pequeño, ajusta R2 o cambia el ángulo de la luz sobre la LDR.

12. Medición de la respuesta filtrada

13. Mide VB mientras cubres repentinamente la LDR.
14. VB no debe saltar instantáneamente; debe moverse con un pequeño retardo fijado por R3 × C1.

15. Con R3 = 22 kΩ y C1 = 10 µF, la constante de tiempo es de aproximadamente 0.22 s.

16. Ajuste del umbral

17. Ajusta R4 hasta que D1 esté apagado con luz normal y se encienda cuando se aplique una sombra clara.

18. Mide VREF; el rango útil típico es de 1 V a 4 V.

19. Verificación de la histéresis

20. Mueve lentamente una mano para crear una sombra parcial y luego retírala lentamente.
21. Mide la tensión de conmutación en VB cuando el LED se enciende y cuando se apaga.

22. Los dos valores deben diferir ligeramente debido a R5; una diferencia de 0.2 V a 0.5 V es un buen objetivo.

23. Prueba de tiempo de respuesta

24. Crea repetidamente una sombra repentina y observa el comportamiento del LED.
25. El LED debe reaccionar en una fracción de segundo, sin parpadear por variaciones de luz muy breves.
26. Si la respuesta es demasiado lenta, reduce C1 a 4.7 µF.

27. Si las activaciones falsas continúan, aumenta C1 a 22 µF o aumenta ligeramente R5 para obtener más histéresis.

28. Prueba de activación falsa

29. Ilumina la LDR con luz ambiente e introduce pequeñas perturbaciones como movimiento de la mano cerca, pero sin cubrirla por completo.
30. El LED debe permanecer estable a menos que la caída de luz sea lo bastante grande como para cruzar el umbral.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Shadow detector for visual alert
.width out=256

.param R2VAL=5k
.param R4POS=0.5
.param R4TOP={10000*(1-R4POS)+1m}
.param R4BOT={10000*(R4POS)+1m}
.param RLIGHT=2k
.param RDARK=50k

V1 VCC 0 DC 5

* Dynamic light/shadow stimulus: 0 = light, 1 = shadow
VLUX LUX 0 PULSE(0 1 50m 1m 1m 200m 400m)

* R1 LDR photoresistor: upper arm of divider
R1 VCC VA r='{RLIGHT + (RDARK-RLIGHT)*V(LUX)}'

* R2 10k potentiometer used as variable resistor
R2 VA 0 {R2VAL}
* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

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* Practical case: Shadow detector for visual alert
.width out=256

.param R2VAL=5k
.param R4POS=0.5
.param R4TOP={10000*(1-R4POS)+1m}
.param R4BOT={10000*(R4POS)+1m}
.param RLIGHT=2k
.param RDARK=50k

V1 VCC 0 DC 5

* Dynamic light/shadow stimulus: 0 = light, 1 = shadow
VLUX LUX 0 PULSE(0 1 50m 1m 1m 200m 400m)

* R1 LDR photoresistor: upper arm of divider
R1 VCC VA r='{RLIGHT + (RDARK-RLIGHT)*V(LUX)}'

* R2 10k potentiometer used as variable resistor
R2 VA 0 {R2VAL}

R3 VA VB 22k
C1 VB 0 10u

* R4 10k potentiometer with wiper at VREF
R4A VCC VREF {R4TOP}
R4B VREF 0 {R4BOT}

* U1 LM393 approximation
* Non-inverting input: VREF
* Inverting input: VB
* Open-collector output: VOUT
B_U1DRV NBASE 0 V='0.95*(1+tanh(80*(V(VREF)-V(VB))))/2'
R_U1B NBASE 0 100k
Q_U1 VOUT NBASE 0 QLM393OC

R5 VOUT VREF 220k
R6 VCC VOUT 10k

R7 VCC VLED 330
D1 VLED VOUT DRED

* Probe aliases so .print can include V(IN) and V(OUT) first
V_INMON IN VB DC 0
V_OUTMON OUT VOUT DC 0

.model QLM393OC NPN(IS=1e-14 BF=100 VAF=100 CJE=5p CJC=3p TF=1n TR=10n)
.model DRED D(IS=1e-18 N=2.0 RS=10 CJO=5p VJ=0.75 M=0.33 TT=50n BV=5 IBV=10u)

.print tran V(IN) V(OUT) V(VB) V(VOUT) V(VREF) V(VA) V(VLED) V(LUX)
.op
.tran 100u 500m
.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation is consistent with a shadow detector. In bright condition, VA and VB are high, VB is above VREF, the LM393 output transistor is off, and VOUT stays high at about 4.89 V so the LED is off. After the light-to-shadow transition, VA drops, VB falls slowly because of the R3-C1 filter, and when VB crosses below VREF at about 0.168 s, VOUT is pulled low to about 18 mV and the LED turns on. When light returns, VB rises slowly again, so the alert remains on for a while before resetting, consistent with RC filtering and hysteresis.
* bom/wiring vs SPICE issues (modelo):
*   - The LM393 is not a specific manufacturer macro-model; it is only an approximation of open-collector comparator behavior. This is acceptable for logic/function teaching, but not for accurate device-level output saturation or input common-mode behavior.
* bom_vs_spice equivalences ignored:
*   - R2 is described in the wiring guide as a 10 kΩ potentiometer used as a variable resistor, but the netlist fixes it with .param R2VAL=5k. This is acceptable for one simulation run, but the adjustable setting is not exposed unless the parameter is changed manually.
*   - The 10 kΩ potentiometer R4 is validly modeled as two resistors R4A and R4B with the wiper at node VREF.
*   - The LDR R1 is validly modeled as a resistor whose value changes with a control stimulus (behavioral resistance driven by VLUX).
*   - The LED D1 is validly modeled as a diode, with R7 providing the series current limit.
*   - The LM393 comparator is validly modeled with behavioral circuitry plus an NPN open-collector output stage.
*   - The changing light/shadow condition is validly modeled by the PULSE source VLUX.
* overall_comment: This SPICE netlist is broadly faithful to the BOM and wiring and is usable as a didactic example of a shadow-triggered visual alarm. The divider, RC filter, adjustable reference, hysteresis, open-collector pull-up, and active-low LED wiring all match the intended circuit. The main caveat is pedagogical: the LM393 is only behaviorally approximated, and R2 is represented by a fixed chosen value rather than an interactively adjustable potentiometer position. Before classroom use, I would explain the active-low output, the delayed switching caused by R3-C1, and the role of positive feedback R5 in shifting VREF slightly between output states.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The simulation is consistent with a shadow detector. In bright condition, VA and VB are high, VB is above VREF, the LM393 output transistor is off, and VOUT stays high at about 4.89 V so the LED is off. After the light-to-shadow transition, VA drops, VB falls slowly because of the R3-C1 filter, and when VB crosses below VREF at about 0.168 s, VOUT is pulled low to about 18 mV and the LED turns on. When light returns, VB rises slowly again, so the alert remains on for a while before resetting, consistent with RC filtering and hysteresis.

Show raw data table (5027 rows)

Index   time            v(in)           v(out)          v(vb)           v(vout)         v(vref)         v(va)           v(vled)         v(lux)
0	0.000000e+00	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
1	1.000000e-06	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
2	2.000000e-06	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
3	4.000000e-06	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
4	8.000000e-06	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
5	1.600000e-05	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
6	3.200000e-05	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
7	6.400000e-05	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
8	1.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
9	2.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
10	3.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
11	4.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
12	5.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
13	6.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
14	7.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
15	8.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
16	9.280000e-04	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
17	1.028000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
18	1.128000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
19	1.228000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
20	1.328000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
21	1.428000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
22	1.528000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
23	1.628000e-03	3.571429e+00	4.892473e+00	3.571429e+00	4.892473e+00	2.526882e+00	3.571429e+00	5.000000e+00	0.000000e+00
... (5003 more rows) ...

Errores comunes y cómo evitarlos

1. Conectar el LED directamente a la salida del comparador sin una resistencia

2. Usa siempre R7 en serie con D1 para limitar la corriente.

3. Olvidar que la salida del LM393 es de colector abierto

4. Añade R6 desde VCC hasta VOUT, o la salida no producirá un nivel alto válido.

5. No usar histéresis cerca del umbral

6. Mantén R5 instalado para que el LED no vibre cuando el nivel de luz esté cerca del punto de conmutación.

Solución de problemas

• Síntoma: el LED nunca se enciende
• Causa: VREF está ajustado demasiado bajo o el rango del divisor de la LDR es demasiado pequeño.

• Solución: Ajusta R4, luego verifica que VA y VB realmente cambien bajo una sombra.

• Síntoma: el LED está siempre encendido

• Causa: VREF está demasiado alto, o la LDR está conectada incorrectamente.

• Solución: Baja VREF con R4 y confirma que R1 esté entre VCC y VA.

• Síntoma: el LED parpadea cerca del punto de conmutación

• Causa: filtrado o histéresis insuficientes.

• Solución: Aumenta C1 o reduce R5 moderadamente para reforzar la histéresis.

• Síntoma: la tensión de salida en VOUT nunca sube

• Causa: falta la resistencia pull-up R6 o es incorrecta.

• Solución: Confirma que R6 esté conectada entre VCC y VOUT.

• Síntoma: la respuesta es demasiado lenta

• Causa: el filtro RC es demasiado grande.
• Solución: Reduce C1 o R3 para acortar el tiempo de respuesta.

Posibles mejoras y extensiones

1. Añadir una salida con zumbador

2. Conecta un driver con transistor a VOUT para que el mismo evento de sombra active tanto un LED como un zumbador para una alerta más intensa.

3. Usar una ventana de doble umbral

4. Añade un segundo comparador para detectar tanto oscuridad excesiva como brillo excesivo, útil para supervisión de condiciones de luz en lugar de solo detección de sombras.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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¿Quiénes somos?

Nivel: Medio — Calcular y verificar un resistor de base para conmutar de forma segura un transistor NPN desde una salida lógica.

Objetivo y caso de uso

Construirás un interruptor simple con transistor donde una salida lógica de 5 V controla un transistor NPN a través de un resistor de base. El objetivo es elegir el resistor para que el transistor encienda la carga de forma fiable sin exceder la corriente permitida de la salida lógica.

Por qué es útil:
– Para accionar un módulo de relé, zumbador o lámpara pequeña desde un pin de microcontrolador.
– Para controlar cargas que requieren más corriente de la que una salida lógica puede suministrar directamente.
– Para proteger una salida lógica de una corriente de base excesiva.
– Para aprender a verificar la saturación del transistor con mediciones reales de voltaje y corriente.

Resultado esperado:
– Cuando la salida lógica está en LOW, el transistor permanece en OFF y la carga queda desenergizada.
– Cuando la salida lógica está en HIGH, el transistor pasa a ON y la corriente de carga es de aproximadamente 20 mA.
– La corriente de base se mantiene por debajo del límite de la salida lógica, con un objetivo de aproximadamente 4.3 mA.
– El voltaje base-emisor medido es de aproximadamente 0.7 V cuando está en ON.
– El voltaje colector-emisor medido es bajo en saturación, típicamente por debajo de 0.2 V.

Público objetivo y nivel: Estudiantes con conocimientos básicos de circuitos de CC y transistores.

Materiales

• V1: fuente de CC de 5 V
• VSIG: fuente lógica de 0 V / 5 V, función: señal de control para la base del transistor
• R1: resistor de 1 kΩ, función: limitación de corriente de base
• R2: resistor de 150 Ω, función: limitación de corriente de carga para la rama del LED
• D1: LED rojo, función: indicador visible de carga en el colector
• Q1: transistor NPN 2N2222, función: interruptor low-side
• M1: multímetro digital, función: mediciones de voltaje y corriente
• M2: segundo multímetro opcional, función: comprobación simultánea de corriente

Guía de conexionado

Usa estos nombres de nodo: VCC, 0, VIN, VB, VC.

• V1 se conecta entre VCC y 0.
• VSIG se conecta entre VIN y 0.
• R1 se conecta entre VIN y VB.
• El colector de Q1 se conecta a VC.
• La base de Q1 se conecta a VB.
• El emisor de Q1 se conecta a 0.
• R2 se conecta entre VCC y el nodo del ánodo de D1.
• El ánodo de D1 se conecta a R2; el cátodo de D1 se conecta a VC.

Valores prácticos de diseño:
– Objetivo de corriente de carga: aproximadamente Ic = (5 V - 2.0 V - 0.2 V) / 150 Ω ≈ 18.7 mA
– Ganancia forzada para saturación: usar β_forced ≈ 10
– Corriente de base requerida: Ib ≈ Ic / 10 ≈ 1.9 mA
– Estimación del resistor de base: R1 ≈ (5 V - 0.7 V) / 1.9 mA ≈ 2.26 kΩ

Para hacer la conmutación más robusta, elige un valor estándar más bajo:
– R1 seleccionado = 1 kΩ
– Corriente de base esperada: Ib ≈ (5 V - 0.7 V) / 1 kΩ ≈ 4.3 mA

Este valor solo es adecuado si la salida lógica puede suministrar con seguridad al menos 4.3 mA.

Diagrama de bloques conceptual

Esquemático

Practical case: Base Biasing with Resistor

Power / load path:
[ V1: 5 V DC Supply ] --(VCC)--> [ R2: 150 ohm ] --(LED current limit)--> [ D1: Red LED ] --(cathode at VC)--> [ Q1:C 2N2222 ]
[ Q1:C 2N2222 ] --(collector-emitter path)--> [ Q1:E 2N2222 ] --(0 / GND)--> [ V1: 0 V ]

Control / base path:
[ VSIG: 0/5 V Logic Source ] --(VIN)--> [ R1: 1 kohm ] --(VB)--> [ Q1:B 2N2222 ]
[ Q1:B 2N2222 ] --(base-emitter junction)--> [ Q1:E 2N2222 ] --(0 / GND)--> [ VSIG: 0 V ]

Node labels:
[ VIN ] --> [ R1 ] --> [ VB ] --> [ Q1:B ]
[ VCC ] --> [ R2 ] --> [ D1 Anode ]
[ D1 Cathode ] --> [ VC ] --> [ Q1:C ]
[ Q1:E ] --> [ 0 / GND ]

Optional measurements:
[ M1 DMM ] --(measure V_B or V_C vs 0)--> [ VB / VC ] --> [ 0 / GND ]
[ M2 DMM ] --(current mode, inserted in series where needed)--> [ Base path or Load path ]

Diagrama eléctrico

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Mediciones y pruebas

1. Comprobación con alimentación apagada
2. Verifica todas las conexiones antes de aplicar alimentación.
3. Confirma que el emisor de Q1 va a 0.

4. Confirma que R1 está en serie entre VIN y VB.

5. Prueba en estado OFF

6. Ajusta VSIG = 0 V.
7. Mide Vb desde VB hasta 0: se espera cerca de 0 V.
8. Mide Vce desde VC hasta 0: se espera cerca de 5 V.
9. Observa D1: debe estar en OFF.
10. Mide Ib: se espera aproximadamente 0 mA.

11. Mide Ic: se espera aproximadamente 0 mA.

12. Prueba en estado ON

13. Ajusta VSIG = 5 V.
14. Mide Vb: se espera aproximadamente 0.7 V.
15. Mide Vbe: se espera aproximadamente entre 0.65 V y 0.8 V.
16. Mide Ib colocando el medidor en serie con R1: se espera aproximadamente 4.3 mA.
17. Mide Vc: se espera bajo, típicamente por debajo de 0.2 V a 0.3 V.
18. Mide Vce: se espera por debajo de 0.2 V si se alcanza la saturación.
19. Mide Ic en serie con la trayectoria del colector: se espera aproximadamente entre 18 mA y 20 mA.

20. Observa D1: debe estar claramente en ON.

21. Comprobación de seguridad de la salida lógica

22. Compara la Ib medida con la corriente máxima de salida permitida por la salida lógica.

23. Si la especificación de la salida lógica es menor que la corriente de base medida, aumenta R1.

24. Cálculo de verificación

25. Calcula la ganancia medida en modo de conmutación: Ic / Ib.
26. Ejemplo con valores medidos: 19 mA / 4.3 mA ≈ 4.4

27. Esto es consistente con conmutación en saturación, donde el transistor es sobreactivado intencionalmente.

28. Criterios de aprobación

29. Ib no excede el límite de la salida lógica.
30. D1 se enciende completamente con lógica HIGH y se apaga completamente con lógica LOW.
31. Vce en estado ON es lo bastante bajo como para confirmar saturación.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Base Biasing with Resistor
.width out=256

V1 VCC 0 DC 5
VSIG VIN 0 PULSE(0 5 10m 1u 1u 245m 1s)

R1 VIN VB 1k
R2 VCC VLED 150
D1 VLED VC DRED
Q1 VC VB 0 Q2N2222

* Optional multimeter loading approximations (high impedance voltmeters)
RM1 VC 0 10Meg
RM2 VB 0 10Meg

* Alias nodes for guaranteed logging
VALIASIN IN VIN 0
VALIASOUT OUT VC 0

.model DRED D(IS=1e-18 N=2.0 RS=10 CJO=20p VJ=0.75 M=0.5 TT=50n BV=5 IBV=10u)
* ... (truncated in public view) ...

Copia este contenido en un archivo .cir y ejecútalo con ngspice.

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* Practical case: Base Biasing with Resistor
.width out=256

V1 VCC 0 DC 5
VSIG VIN 0 PULSE(0 5 10m 1u 1u 245m 1s)

R1 VIN VB 1k
R2 VCC VLED 150
D1 VLED VC DRED
Q1 VC VB 0 Q2N2222

* Optional multimeter loading approximations (high impedance voltmeters)
RM1 VC 0 10Meg
RM2 VB 0 10Meg

* Alias nodes for guaranteed logging
VALIASIN IN VIN 0
VALIASOUT OUT VC 0

.model DRED D(IS=1e-18 N=2.0 RS=10 CJO=20p VJ=0.75 M=0.5 TT=50n BV=5 IBV=10u)
.model Q2N2222 NPN(IS=1e-14 BF=200 VAF=100 IKF=0.1 ISE=1e-13 NE=1.5 BR=5 NR=1.0 VAR=25 IKR=0.05
+ RC=0.5 RE=0.2 RB=10 CJE=25p VJE=0.75 MJE=0.33 TF=0.4n XTF=2 CJC=8p VJC=0.55 MJC=0.33 TR=50n)

.save V(IN) V(OUT) V(VIN) V(VC) V(VB) V(VLED) I(V1) I(VSIG)

.op
.print op V(IN) V(OUT) V(VIN) V(VC) V(VB) V(VLED) I(V1) I(VSIG)

.tran 0.1m 250m
.print tran V(IN) V(OUT) V(VIN) V(VC) V(VB) V(VLED) I(V1) I(VSIG)

.end

Resultados de Simulación (Transitorio)

Show raw data table (2528 rows)

Index   time            v(in)           v(out)          v(vin)          v(vc)           v(vb)           v(vled)         v1#branch       vsig#branch
0	0.000000e+00	0.000000e+00	3.623103e+00	0.000000e+00	3.623103e+00	3.624741e-09	4.999946e+00	-3.62318e-07	3.624741e-12
1	1.000000e-06	0.000000e+00	3.623104e+00	0.000000e+00	3.623104e+00	6.699379e-09	4.999946e+00	-3.62321e-07	6.699379e-12
2	2.000000e-06	0.000000e+00	3.623105e+00	0.000000e+00	3.623105e+00	6.506970e-09	4.999946e+00	-3.62321e-07	6.506970e-12
3	4.000000e-06	0.000000e+00	3.623106e+00	0.000000e+00	3.623106e+00	5.984372e-09	4.999946e+00	-3.62320e-07	5.984372e-12
4	8.000000e-06	0.000000e+00	3.623108e+00	0.000000e+00	3.623108e+00	5.188535e-09	4.999946e+00	-3.62320e-07	5.188535e-12
5	1.600000e-05	0.000000e+00	3.623110e+00	0.000000e+00	3.623110e+00	4.293865e-09	4.999946e+00	-3.62319e-07	4.293865e-12
6	3.200000e-05	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.693772e-09	4.999946e+00	-3.62318e-07	3.693772e-12
7	6.400000e-05	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.610539e-09	4.999946e+00	-3.62318e-07	3.610539e-12
8	1.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.631021e-09	4.999946e+00	-3.62318e-07	3.631021e-12
9	2.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.621414e-09	4.999946e+00	-3.62318e-07	3.621414e-12
10	3.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.626121e-09	4.999946e+00	-3.62318e-07	3.626121e-12
11	4.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.624676e-09	4.999946e+00	-3.62318e-07	3.624676e-12
12	5.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.623957e-09	4.999946e+00	-3.62318e-07	3.623957e-12
13	6.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.626113e-09	4.999946e+00	-3.62318e-07	3.626113e-12
14	7.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.623011e-09	4.999946e+00	-3.62318e-07	3.623011e-12
15	8.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.626745e-09	4.999946e+00	-3.62318e-07	3.626745e-12
16	9.280000e-04	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.622584e-09	4.999946e+00	-3.62318e-07	3.622584e-12
17	1.028000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.627045e-09	4.999946e+00	-3.62318e-07	3.627045e-12
18	1.128000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.622367e-09	4.999946e+00	-3.62318e-07	3.622367e-12
19	1.228000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.627168e-09	4.999946e+00	-3.62318e-07	3.627168e-12
20	1.328000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.622305e-09	4.999946e+00	-3.62318e-07	3.622305e-12
21	1.428000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.627229e-09	4.999946e+00	-3.62318e-07	3.627229e-12
22	1.528000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.622257e-09	4.999946e+00	-3.62318e-07	3.622257e-12
23	1.628000e-03	0.000000e+00	3.623112e+00	0.000000e+00	3.623112e+00	3.627228e-09	4.999946e+00	-3.62318e-07	3.627228e-12
... (2504 more rows) ...

Errores comunes y cómo evitarlos

1. No usar resistor de base
2. Error: conectar la salida lógica directamente a la base del transistor.
3. Resultado: corriente de base excesiva y posible daño a la salida lógica.

4. Solución: coloca siempre R1 entre VIN y VB.

5. Elegir un resistor de base demasiado grande

6. Error: usar R1 = 10 kΩ sin comprobar la corriente.
7. Resultado: la corriente de base puede ser demasiado baja, por lo que el transistor puede no saturarse.

8. Solución: calcula Ib a partir de la corriente de carga y usa una ganancia forzada de aproximadamente 10 para conmutación.

9. Invertir los terminales del transistor

10. Error: intercambiar colector y emisor.
11. Resultado: voltajes anómalos, corriente de carga débil o ausencia de conmutación.
12. Solución: confirma el pinout del 2N2222 en su hoja de datos antes de cablear.

Solución de problemas

• Síntoma: el LED nunca se enciende
• Causa: VSIG no está llegando a 5 V, o la base de Q1 no está conectada a través de R1.

• Solución: mide VIN y VB; verifica la continuidad de R1 y el pinout del transistor.

• Síntoma: el LED está tenue

• Causa: el transistor no está saturado porque R1 es demasiado grande.

• Solución: reduce R1 después de comprobar el límite de corriente de la salida lógica.

• Síntoma: el voltaje de salida lógica cae cuando está en ON

• Causa: la demanda de corriente de base es demasiado alta para la fuente lógica.

• Solución: aumenta R1 o usa una etapa driver con transistor.

• Síntoma: el LED permanece encendido todo el tiempo

• Causa: conexionado incorrecto en el nodo del colector o polarización de base no intencionada.

• Solución: comprueba que el emisor de Q1 está en 0 y que VIN realmente baja a 0 V en el estado LOW.

• Síntoma: la Vce medida es alta cuando está en ON

• Causa: corriente de base insuficiente o cableado incorrecto de la carga del colector.
• Solución: verifica Ib, recalcula R1 y comprueba R2 y la orientación de D1.

Posibles mejoras y extensiones

• Añade un resistor pull-down de 10 kΩ desde VB hasta 0 para que el transistor permanezca en OFF si la fuente lógica se desconecta o queda en alta impedancia.
• Sustituye la carga LED por una bobina de relé y añade un diodo flyback en paralelo con la bobina para estudiar la conmutación de transistores con cargas inductivas.

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Carlos Núñez Zorrilla

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Sígueme:

¿Quiénes somos?

Nivel: Medio. Implemente una función lógica XOR utilizando puertas NAND universales para controlar una fuente de luz desde dos ubicaciones independientes.

Objetivo y caso de uso

En este caso, construirá un circuito lógico digital que replica un sistema de conmutación residencial de 2 vías (luz de pasillo) utilizando un solo CI 74HC00 de cuádruple puerta NAND. Al combinar cuatro puertas NAND, sintetizará la función O-Exclusiva (XOR), demostrando que las puertas NAND son bloques de construcción «universales».

Por qué es útil:
* Simulación de cableado residencial: Demuestra cómo dos interruptores pueden alternar independientemente una sola carga (lógica de pasillo/escalera).
* Síntesis de lógica digital: Enseña cómo construir lógica compleja (XOR) a partir de puertas universales básicas (NAND).
* Circuitos aritméticos: Esta topología XOR específica es el componente fundamental de un «Semisumador» digital utilizado en las ALU de las CPU.
* Detección de errores: La lógica XOR se utiliza para calcular bits de paridad para la transmisión de datos.

Resultado esperado:
* Estado 00: Cuando ambos interruptores están OFF, el LED está OFF.
* Estado 01/10: Cuando solo un interruptor está ON, el LED está ON (Nivel lógico alto > 3.5 V).
* Estado 11: Cuando ambos interruptores están ON, el LED está OFF.
* Universalidad: Demostración exitosa de que 4 puertas NAND = 1 puerta XOR.

Público objetivo: Estudiantes de electrónica y aficionados familiarizados con las puertas lógicas básicas.

Materiales

• V1: Fuente de alimentación de 5 V CC, función: Alimentación del circuito principal.
• U1: 74HC00, función: CI de cuádruple puerta NAND de 2 entradas.
• S1: Interruptor SPST, función: Entrada A (Interruptor 1).
• S2: Interruptor SPST, función: Entrada B (Interruptor 2).
• R1: Resistencia de 10 kΩ, función: Pull-down para Entrada A.
• R2: Resistencia de 10 kΩ, función: Pull-down para Entrada B.
• R3: Resistencia de 330 Ω, función: Limitación de corriente del LED.
• D1: LED rojo, función: Indicador de salida (Luz).

Pin-out del CI utilizado

Chip seleccionado: 74HC00 (Cuádruple puerta NAND de 2 entradas)

Guía de conexionado

• V1: Conectar el terminal positivo al nodo VCC y el terminal negativo al nodo 0.
• U1 (Alimentación): Conectar el Pin 14 a VCC y el Pin 7 a 0.
• S1: Conectar un lado a VCC y el otro al nodo INPUT_A.
• R1: Conectar entre el nodo INPUT_A y el nodo 0.
• S2: Conectar un lado a VCC y el otro al nodo INPUT_B.
• R2: Conectar entre el nodo INPUT_B y el nodo 0.
• U1 (Puerta 1): Conectar el Pin 1 a INPUT_A, el Pin 2 a INPUT_B. El Pin 3 es el nodo NAND_1_OUT.
• U1 (Puerta 2): Conectar el Pin 4 a INPUT_A, el Pin 5 a NAND_1_OUT. El Pin 6 es el nodo NAND_2_OUT.
• U1 (Puerta 3): Conectar el Pin 10 a INPUT_B, el Pin 9 a NAND_1_OUT. El Pin 8 es el nodo NAND_3_OUT.
• U1 (Puerta 4): Conectar el Pin 12 a NAND_2_OUT, el Pin 13 a NAND_3_OUT. El Pin 11 es el nodo FINAL_OUT.
• R3: Conectar entre el nodo FINAL_OUT y el Ánodo de D1.
• D1: Conectar el Cátodo al nodo 0.

Diagrama de bloques conceptual

Esquemático

Title: Practical case: Light switching from two points (XOR Logic)

INPUT STAGE                  LOGIC PROCESSING (74HC00)                  OUTPUT STAGE
(User Controls)              (NAND-based XOR Circuit)                   (Indicator)

                                     (Pin 4)
VCC --> [ S1 ] --(Node A)----------> [ U1:Gate 2 ] --(NAND_2)--\
          |                          (Pin 5,6)                  \
       [ R1 ]                            ^                       \
          v                              |                        \
         GND                        (NAND_1_OUT)                   \
                                         |                          \
                                         |                           \
(Node A) & (Node B) -----------> [ U1:Gate 1 ]                        --> [ U1:Gate 4 ] --(FINAL)--> [ R3 ] --> [ D1: LED ] --> GND
                                 (Pin 1,2->3)                        /    (Pin 12,13->11)
                                         |                          /
                                         |                         /
                                    (NAND_1_OUT)                  /
          ^                              |                       /
       [ R2 ]                            v                      /
          |                          (Pin 9)                   /
VCC --> [ S2 ] --(Node B)----------> [ U1:Gate 3 ] --(NAND_3)-/
                                     (Pin 10,8)

Tabla de verdad

Mediciones y pruebas

1. Comprobación del estado inicial: Asegúrese de que ambos S1 y S2 estén abiertos. Mida el voltaje en el Pin 11 (FINAL_OUT). Debería ser < 0.5 V (Lógica 0). D1 debería estar apagado.
2. Conmutación del primer interruptor: Cierre solo S1. Mida el voltaje en el Pin 11. Debería estar cerca de 5 V (Lógica 1). D1 debería encenderse.
3. Conmutación del segundo interruptor: Abra S1 y cierre S2. Observe D1. Debería encenderse de nuevo (Lógica 1).
4. Comprobación de colisión: Cierre S1 y S2 simultáneamente. Mida el voltaje en el Pin 3 (NAND_1_OUT). Dado que ambas entradas están en Alto (High), el Pin 3 debe estar en Bajo (Low). En consecuencia, el Pin 11 (FINAL_OUT) debería pasar a Bajo (Low), apagando D1.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Light switching from two points
* Title: Light switching from two points

* ==============================================================================
* COMPONENT MODELS
* ==============================================================================

* Simple LED Model
.model DLED D(IS=1e-22 RS=10 N=1.5 CJO=10p BV=5 IBV=10u)

* Voltage Controlled Switch Model for Buttons
* Vt=2.5V threshold, Ron=1 ohm, Roff=10Meg ohm
.model SW_PUSH SW(Vt=2.5 Ron=1 Roff=10Meg)

* ==============================================================================
* MAIN CIRCUIT
* ==============================================================================

* --- Power Supply ---
* V1: 5 V DC power supply
* ... (truncated in public view) ...

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* Practical case: Light switching from two points
* Title: Light switching from two points

* ==============================================================================
* COMPONENT MODELS
* ==============================================================================

* Simple LED Model
.model DLED D(IS=1e-22 RS=10 N=1.5 CJO=10p BV=5 IBV=10u)

* Voltage Controlled Switch Model for Buttons
* Vt=2.5V threshold, Ron=1 ohm, Roff=10Meg ohm
.model SW_PUSH SW(Vt=2.5 Ron=1 Roff=10Meg)

* ==============================================================================
* MAIN CIRCUIT
* ==============================================================================

* --- Power Supply ---
* V1: 5 V DC power supply
V1 VCC 0 DC 5

* --- Input A (Switch 1) ---
* Simulating physical switch S1 connecting VCC to INPUT_A
* Controlled by V_ACT_S1 (User pressing the button)
* Timing: Period 100us, Width 50us (Toggles faster)
V_ACT_S1 S1_CTRL 0 PULSE(0 5 0 1u 1u 50u 100u)
S1 VCC INPUT_A S1_CTRL 0 SW_PUSH

* R1: 10 kΩ pull-down for Input A
R1 INPUT_A 0 10k

* --- Input B (Switch 2) ---
* Simulating physical switch S2 connecting VCC to INPUT_B
* Controlled by V_ACT_S2 (User pressing the button)
* Timing: Period 200us, Width 100us (Toggles slower)
V_ACT_S2 S2_CTRL 0 PULSE(0 5 0 1u 1u 100u 200u)
S2 VCC INPUT_B S2_CTRL 0 SW_PUSH

* R2: 10 kΩ pull-down for Input B
R2 INPUT_B 0 10k

* --- Logic IC U1: 74HC00 ---
* Quad 2-input NAND gate IC
* Pin connections per Wiring Guide:
* P1=INPUT_A, P2=INPUT_B, P3=NAND_1_OUT
* P4=INPUT_A, P5=NAND_1_OUT, P6=NAND_2_OUT
* P7=0 (GND)
* P8=NAND_3_OUT, P9=NAND_1_OUT, P10=INPUT_B
* P11=FINAL_OUT, P12=NAND_2_OUT, P13=NAND_3_OUT
* P14=VCC
XU1 INPUT_A INPUT_B NAND_1_OUT INPUT_A NAND_1_OUT NAND_2_OUT 0 NAND_3_OUT NAND_1_OUT INPUT_B FINAL_OUT NAND_2_OUT NAND_3_OUT VCC 74HC00

* --- Output Stage ---
* R3: 330 Ω resistor
R3 FINAL_OUT LED_NODE 330

* D1: Red LED
D1 LED_NODE 0 DLED

* ==============================================================================
* SUBCIRCUITS
* ==============================================================================

* Subcircuit for 74HC00 Quad 2-Input NAND Gate
* Uses continuous behavioral sources for robust convergence
* Pinout: 1=1A, 2=1B, 3=1Y, 4=2A, 5=2B, 6=2Y, 7=GND, 8=3Y, 9=3A, 10=3B, 11=4Y, 12=4A, 13=4B, 14=VCC
.subckt 74HC00 1 2 3 4 5 6 7 8 9 10 11 12 13 14
    * Gate 1 (1,2 -> 3)
    * Logic: Vout = VCC * (1 - (High(A) * High(B)))
    Bg1 3 7 V={V(14,7)*(1-(1/(1+exp(-50*(V(1,7)-2.5))))*(1/(1+exp(-50*(V(2,7)-2.5)))))}

    * Gate 2 (4,5 -> 6)
    Bg2 6 7 V={V(14,7)*(1-(1/(1+exp(-50*(V(4,7)-2.5))))*(1/(1+exp(-50*(V(5,7)-2.5)))))}

    * Gate 3 (9,10 -> 8)
    Bg3 8 7 V={V(14,7)*(1-(1/(1+exp(-50*(V(9,7)-2.5))))*(1/(1+exp(-50*(V(10,7)-2.5)))))}

    * Gate 4 (12,13 -> 11)
    Bg4 11 7 V={V(14,7)*(1-(1/(1+exp(-50*(V(12,7)-2.5))))*(1/(1+exp(-50*(V(13,7)-2.5)))))}
.ends

* ==============================================================================
* ANALYSIS COMMANDS
* ==============================================================================

.op
.tran 1u 500u

* Print critical nodes including Inputs and the Output driving the LED
.print tran V(INPUT_A) V(INPUT_B) V(FINAL_OUT) V(LED_NODE)

.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation confirms the XOR logic behavior required for 2-way switching. When inputs differ (e.g., t=51us: A=0, B=1 -> Out=5V; t=101us: A=1, B=1 -> Out=0V; t=180us: A=1, B=0 -> Out=5V), the LED is ON (approx 1.88V drop). When inputs match (0,0 or 1,1), the output is near 0V.
* bom_vs_spice equivalences ignored:
*   - Physical switches S1 and S2 are modeled as voltage-controlled switches (SW_PUSH) driven by PULSE sources (V_ACT_S1, V_ACT_S2) to simulate user interaction.
*   - The 74HC00 Quad NAND IC is modeled as a behavioral subcircuit using mathematical expressions for logic gates.
*   - The LED D1 is modeled as a generic diode DLED with specific parameters.
* overall_comment: The circuit is a classic XOR implementation using four NAND gates, correctly wired to simulate a 2-way light switch (staircase switch). The SPICE netlist accurately represents the BOM and wiring guide. The simulation results perfectly match the provided truth table: the LED lights up only when the switch states are different.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The simulation confirms the XOR logic behavior required for 2-way switching. When inputs differ (e.g., t=51us: A=0, B=1 -> Out=5V; t=101us: A=1, B=1 -> Out=0V; t=180us: A=1, B=0 -> Out=5V), the LED is ON (approx 1.88V drop). When inputs match (0,0 or 1,1), the output is near 0V.

Show raw data table (773 rows)

Index   time            v(input_a)      v(input_b)      v(final_out)    v(led_node)
0	0.000000e+00	4.995005e-03	4.995005e-03	-3.70921e-68	-1.32951e-36
1	1.000000e-08	4.995005e-03	4.995005e-03	-3.70921e-68	-3.37339e-37
2	2.000000e-08	4.995005e-03	4.995005e-03	-3.70921e-68	1.661518e-37
3	4.000000e-08	4.995005e-03	4.995005e-03	-3.70921e-68	2.976605e-37
4	8.000000e-08	4.995005e-03	4.995005e-03	-3.70921e-68	8.146600e-38
5	1.600000e-07	4.995005e-03	4.995005e-03	-3.70921e-68	-2.74917e-38
6	3.200000e-07	4.995005e-03	4.995005e-03	-3.70921e-68	-1.00046e-38
7	3.562500e-07	4.995005e-03	4.995005e-03	-3.70921e-68	-9.54478e-40
8	4.196875e-07	4.995005e-03	4.995005e-03	-3.70921e-68	1.440911e-39
9	4.372461e-07	4.995005e-03	4.995005e-03	-3.70921e-68	5.873353e-40
10	4.679736e-07	4.995005e-03	4.995005e-03	-3.70921e-68	-1.64244e-40
11	5.019934e-07	4.999500e+00	4.999500e+00	-3.70921e-68	5.471353e-16
12	5.700330e-07	4.999500e+00	4.999500e+00	-3.70921e-68	1.883035e-16
13	7.061121e-07	4.999500e+00	4.999500e+00	-3.70921e-68	-1.89304e-16
14	9.782703e-07	4.999500e+00	4.999500e+00	-3.70921e-68	1.713539e-16
15	1.000000e-06	4.999500e+00	4.999500e+00	-3.70921e-68	-8.76370e-17
16	1.043459e-06	4.999500e+00	4.999500e+00	-3.70921e-68	2.969253e-18
17	1.130378e-06	4.999500e+00	4.999500e+00	-3.70921e-68	1.336375e-17
18	1.304216e-06	4.999500e+00	4.999500e+00	-3.70921e-68	1.285658e-18
19	1.651892e-06	4.999500e+00	4.999500e+00	-3.70921e-68	-4.38731e-19
20	2.347244e-06	4.999500e+00	4.999500e+00	-3.70921e-68	-3.76487e-20
21	3.347244e-06	4.999500e+00	4.999500e+00	-3.70921e-68	3.641502e-21
22	4.347244e-06	4.999500e+00	4.999500e+00	-3.70921e-68	3.034717e-22
23	5.347244e-06	4.999500e+00	4.999500e+00	-3.70921e-68	-2.04956e-23
... (749 more rows) ...

Errores comunes y cómo evitarlos

1. Entradas flotantes: Olvidar R1 o R2 hace que las entradas «floten», a menudo leyéndose como Alto (High) debido al ruido electromagnético. Solución: Asegúrese siempre de que las entradas estén conectadas a Tierra (Ground) cuando el interruptor esté abierto.
2. Retroalimentación de puerta incorrecta: Cablear la salida del Pin 3 a las entradas incorrectas en las Puertas 2 o 3 destruye la lógica. Solución: Verifique dos veces que la salida de la primera NAND (Pin 3) se conecte TANTO a la segunda (Pin 5) como a la tercera (Pin 9) puerta.
3. Olvidar la alimentación: Los chips lógicos no funcionan pasivamente. Solución: Verifique 5 V en el Pin 14 y continuidad a Tierra en el Pin 7 antes de insertar señales.

Solución de problemas

• Síntoma: El LED está siempre ON, independientemente de la posición del interruptor.
  • Causa: Error de cableado en la puerta NAND final (Puerta 4) o salida cortocircuitada a VCC.
  • Solución: Compruebe las conexiones en los Pines 11, 12 y 13. Asegúrese de que el Pin 11 no esté tocando el riel positivo.
• Síntoma: El LED se comporta como una puerta OR (permanece ON cuando ambos interruptores están ON).
  • Causa: La primera puerta NAND (Puerta 1) no está inhibiendo la señal eficazmente.
  • Solución: Compruebe la continuidad en los Pines 1, 2 y 3. Si la salida de la Puerta 1 permanece en Alto (High) cuando las entradas están en Alto, la lógica XOR falla.
• Síntoma: El circuito funciona de forma errática al tocar los cables.
  • Causa: Faltan resistencias pull-down (entradas flotantes).
  • Solución: Verifique que R1 y R2 estén conectadas firmemente entre los pines de entrada y Tierra.

Posibles mejoras y extensiones

1. Conmutación de 3 vías: Añada un tercer interruptor y otra etapa XOR (utilizando un segundo 74HC00 o un 74HC86) para controlar la luz desde tres ubicaciones.
2. Comparación con CI dedicado: Construya el mismo circuito utilizando un 74HC86 (Cuádruple XOR) junto a este para comparar el retardo de propagación y la complejidad del cableado.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Medio – Construye un circuito de memoria estable para eliminar el ruido de interruptores mecánicos usando compuertas NAND acopladas en cruz.

Objetivo y caso de uso

En este caso práctico, construirás un Latch Set-Reset (SR) utilizando un CI 74HC00. Al disponer dos compuertas NAND en una topología de retroalimentación acoplada en cruz, el circuito crea un elemento de memoria biestable que ignora el ruido mecánico de «rebote» generado cuando se cierran los contactos de un interruptor físico.

Por qué es útil:
* Interfaz con interruptores mecánicos: Esencial para leer botones en sistemas digitales sin disparos falsos.
* Interrupciones de microcontrolador: Proporciona un flanco limpio (subida/bajada) para disparar interrupciones de hardware de manera confiable.
* Retención de estado: Mantiene el último estado conocido (Set o Reset) incluso después de que se libera el disparador de entrada (retorno a reposo).
* Control industrial: Utilizado en circuitos de control de motores «Marcha/Parada» donde la estabilidad es crítica para la seguridad.

Resultado esperado:
* Salida Q: Permanece en ALTO (5 V) cuando se dispara Set y se mantiene en ALTO hasta que se dispara Reset.
* Salida Q_bar: Siempre la inversa de Q (Lógica BAJA cuando Q es ALTA).
* Retroalimentación visual: Dos LEDs (Verde y Rojo) indicando claramente el estado almacenado.
* Inmunidad al ruido: La salida transiciona una vez limpiamente, incluso si los contactos del interruptor rebotan múltiples veces en milisegundos.

Público objetivo y nivel: Estudiantes de electrónica y aficionados de nivel intermedio.

Materiales

• V1: Fuente de alimentación de 5 V DC
• U1: 74HC00 (Cuádruple compuerta NAND de 2 entradas)
• SW1: Interruptor SPDT (Un Polo Doble Tiro), función: selector Set/Reset
• R1: Resistencia de 10 kΩ, función: pull-up para SET_N
• R2: Resistencia de 10 kΩ, función: pull-up para RESET_N
• R3: Resistencia de 330 Ω, función: limitación de corriente LED para Q
• R4: Resistencia de 330 Ω, función: limitación de corriente LED para Q_bar
• D1: LED Verde, función: Indicador para Estado Q (Activo)
• D2: LED Rojo, función: Indicador para Estado Q_bar (Inactivo)
• C1: Condensador de 100 nF, función: desacople para pines de alimentación de U1

Pin-out del CI utilizado

Chip: 74HC00 (Cuádruple compuerta NAND de 2 entradas)

Guía de conexionado

• Fuente de Alimentación:
• Conecta el terminal positivo de V1 al nodo VCC.
• Conecta el terminal negativo de V1 al nodo 0 (GND).
• Conecta C1 entre VCC y 0 (cerca de U1).
• Conecta el pin 14 de U1 a VCC.

• Conecta el pin 7 de U1 a 0.

• Etapa de Entrada (Interruptor y Pull-ups):

• Conecta R1 entre VCC y el nodo SET_N.
• Conecta R2 entre VCC y el nodo RESET_N.
• Conecta el terminal Común de SW1 al nodo 0.
• Conecta el terminal Normalmente Abierto (NO) de SW1 al nodo SET_N.

• Conecta el terminal Normalmente Cerrado (NC) de SW1 al nodo RESET_N. (Nota: Alternar SW1 lleva una línea a Bajo mientras la otra permanece en Alto).

• Núcleo Lógico (NANDs acopladas en cruz):

• Conecta el pin 1 (1 A) de U1 al nodo SET_N.
• Conecta el pin 2 (1B) de U1 al nodo Q_BAR.
• Conecta el pin 3 (1Y) de U1 al nodo Q.
• Conecta el pin 4 (2 A) de U1 al nodo RESET_N.
• Conecta el pin 5 (2B) de U1 al nodo Q.

• Conecta el pin 6 (2Y) de U1 al nodo Q_BAR.

• Etapa de Salida (Indicadores):

• Conecta R3 entre el nodo Q y el Ánodo de D1.
• Conecta el Cátodo de D1 al nodo 0.
• Conecta R4 entre el nodo Q_BAR y el Ánodo de D2.
• Conecta el Cátodo de D2 al nodo 0.

Diagrama de bloques conceptual

Esquemático

Title: Practical case: Debouncing SR Latch with NAND

      INPUT STAGE (Switch & Pull-ups)           LOGIC CORE (74HC00 Latch)               OUTPUT STAGE (Indicators)
      ================================          =========================               =========================

      [ VCC ]
         |
         V
      [ R1: 10k Pull-up ]
         |
         V
      (Node: SET_N) --------------------------> [ U1: NAND Gate A ] --(Signal: Q)-----> [ R3: 330 ] --> [ D1: Green LED ] --> GND
         ^                                      ^       |
         |                                      |       |
      [ SW1: SPDT Switch ]                      |       +--(Feedback: Q sends state to Gate B)
      (Connects GND to SET_N or RESET_N)        |
         |                                      +--(Feedback: Q_BAR maintains state of Gate A)
         v                                              |
      (Node: RESET_N) ------------------------> [ U1: NAND Gate B ] --(Signal: Q_BAR)-> [ R4: 330 ] --> [ D2: Red LED ] ----> GND
         ^
         |
      [ R2: 10k Pull-up ]
         |
         ^
         |
      [ VCC ]


      POWER & DECOUPLING:
      [ VCC ] --(Power)--> [ U1: Pin 14 ]
      [ GND ] --(Ground)--> [ U1: Pin 7 ]
      [ VCC ] --(Filter)--> [ C1: 100nF ] --> [ GND ]

Tabla de verdad

Las entradas del Latch SR NAND son Activas en Bajo.

Mediciones y pruebas

1. Encendido inicial: Enciende la fuente de 5 V. Asegúrate de que SW1 esté en una posición específica.
2. Verificar Reset: Alterna SW1 para llevar RESET_N a Bajo (y SET_N a Alto).
   • Confirma que el LED Rojo (D2, Q_bar) se ENCIENDE.
   • Confirma que el LED Verde (D1, Q) se APAGA.
   • Mide el voltaje en Q: debería ser aprox 0 V.
3. Verificar Set: Alterna SW1 para llevar SET_N a Bajo.
   • Confirma que el LED Verde (D1, Q) se ENCIENDE.
   • Confirma que el LED Rojo (D2, Q_bar) se APAGA.
   • Mide el voltaje en Q: debería ser aprox 5 V.
4. Prueba de antirrebote: Mientras mueves el interruptor, observa los LEDs. Deberían cambiar de estado instantáneamente sin parpadear, incluso si el contacto del interruptor es imperfecto.
5. Prueba de desconexión (Estado de retención): Si desconectas los cables del interruptor para que ambas entradas sean llevadas a Alto por R1/R2, los LEDs deben mantener su último estado válido.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Title: Practical case: Debouncing SR Latch with NAND
* NGSPICE Netlist
.width out=256

* --- Power Supply ---
V1 VCC 0 DC 5
C1 VCC 0 100n

* --- Input Stage (Switch and Pull-ups) ---
* R1 Pull-up for SET_N
R1 VCC SET_N 10k
* R2 Pull-up for RESET_N
R2 VCC RESET_N 10k

* --- Switch Simulation (SW1 SPDT) ---
* Control Signal Source
V_SW_CTRL CTRL 0 PULSE(0 5 100u 1u 1u 200u 600u)

* Inverted control signal for the NC contact
B_SW_INV CTRL_N 0 V=5-V(CTRL)
* ... (truncated in public view) ...

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* Title: Practical case: Debouncing SR Latch with NAND
* NGSPICE Netlist
.width out=256

* --- Power Supply ---
V1 VCC 0 DC 5
C1 VCC 0 100n

* --- Input Stage (Switch and Pull-ups) ---
* R1 Pull-up for SET_N
R1 VCC SET_N 10k
* R2 Pull-up for RESET_N
R2 VCC RESET_N 10k

* --- Switch Simulation (SW1 SPDT) ---
* Control Signal Source
V_SW_CTRL CTRL 0 PULSE(0 5 100u 1u 1u 200u 600u)

* Inverted control signal for the NC contact
B_SW_INV CTRL_N 0 V=5-V(CTRL)

* Switch Models (Threshold 2.5V)
.model SW_MECH SW(Vt=2.5 Vh=0.1 Ron=0.1 Roff=100Meg)

* S1 (NO Contact): Connects SET_N to 0 when CTRL is High
S1 SET_N 0 CTRL 0 SW_MECH

* S2 (NC Contact): Connects RESET_N to 0 when CTRL_N is High (CTRL is Low)
S2 RESET_N 0 CTRL_N 0 SW_MECH

* --- Logic Core (74HC00 Quad 2-Input NAND) ---
* Subcircuit for 74HC00 using robust behavioral NAND gates
* Pinout: 1=1A, 2=1B, 3=1Y, 4=2A, 5=2B, 6=2Y, 7=GND, 14=VCC
.subckt 74HC00 1 2 3 4 5 6 7 14
    * Gate 1 (Pins 1, 2 -> Output 3)
    * Logic: NAND. Implementation: Sigmoid-based continuous function for convergence.
    * Vout = VCC * (1 - (Sigmoid(A) * Sigmoid(B)))
    B_NAND1 3 7 V=V(14) * (1 - ( (1/(1+exp(-50*(V(1)-2.5)))) * (1/(1+exp(-50*(V(2)-2.5)))) ))

    * Gate 2 (Pins 4, 5 -> Output 6)
    B_NAND2 6 7 V=V(14) * (1 - ( (1/(1+exp(-50*(V(4)-2.5)))) * (1/(1+exp(-50*(V(5)-2.5)))) ))
.ends

* --- Instantiate U1 ---
* Wiring per guide: 1=SET_N, 2=Q_BAR, 3=Q, 4=RESET_N, 5=Q, 6=Q_BAR, 7=0, 14=VCC
XU1 SET_N Q_BAR Q RESET_N Q Q_BAR 0 VCC 74HC00

* --- Output Stage (Indicators) ---
* R3 between node Q and D1 Anode
R3 Q D1_A 330
* D1 Green LED (Q Active)
D1 D1_A 0 LED_GREEN

* R4 between node Q_BAR and D2 Anode
R4 Q_BAR D2_A 330
* D2 Red LED (Q_BAR Inactive)
D2 D2_A 0 LED_RED

* LED Models
.model LED_GREEN D(Is=1e-22 Rs=5 N=1.5 Eg=2.1)
.model LED_RED D(Is=1e-22 Rs=5 N=1.5 Eg=1.8)

* --- Simulation Commands ---
.op
.tran 1u 1ms

* --- Measurements ---
* Listing SET_N (Input) and Q (Output) first
.print tran V(SET_N) V(Q) V(RESET_N) V(Q_BAR) V(CTRL)

.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation confirms correct SR Latch behavior. At t=0, SET_N is Low and RESET_N is High, resulting in Q=High (Set state). At t=100us, the switch toggles: SET_N goes High and RESET_N goes Low, causing Q to go Low and Q_BAR to go High (Reset state). The latch holds state correctly between transitions.
* bom_vs_spice equivalences ignored:
*   - SW1 (SPDT Switch) is modeled using a voltage-controlled switch pair (S1, S2) driven by a PULSE source (V_SW_CTRL) and its inverse.
*   - U1 (74HC00 Quad NAND) is modeled using a behavioral subcircuit with sigmoid-based voltage sources.
* overall_comment: The circuit is a textbook example of a NAND-based SR latch used for switch debouncing. The SPICE implementation faithfully follows the wiring guide, using a clever behavioral model for the 74HC00 and a dual-switch setup to simulate the SPDT action. The transient analysis clearly demonstrates the Set and Reset actions corresponding to the switch position, matching the provided truth table perfectly.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The simulation confirms correct SR Latch behavior. At t=0, SET_N is Low and RESET_N is High, resulting in Q=High (Set state). At t=100us, the switch toggles: SET_N goes High and RESET_N goes Low, causing Q to go Low and Q_BAR to go High (Reset state). The latch holds state correctly between transitions.

Show raw data table (1072 rows)

Index   time            v(set_n)        v(q)            v(reset_n)      v(q_bar)        v(ctrl)
0	0.000000e+00	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
1	1.000000e-08	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
2	2.000000e-08	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
3	4.000000e-08	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
4	8.000000e-08	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
5	1.600000e-07	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
6	3.200000e-07	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
7	6.400000e-07	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
8	1.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
9	2.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
10	3.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
11	4.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
12	5.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
13	6.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
14	7.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
15	8.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
16	9.280000e-06	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
17	1.028000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
18	1.128000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
19	1.228000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
20	1.328000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
21	1.428000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
22	1.528000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
23	1.628000e-05	4.999500e+00	3.709206e-68	4.999950e-05	5.000000e+00	0.000000e+00
... (1048 more rows) ...

Errores comunes y cómo evitarlos

1. Dejar entradas flotando: Si quitas el interruptor y no tienes las resistencias R1/R2, las entradas flotan, causando oscilación impredecible. Solución: Usa siempre resistencias pull-up (10 kΩ) en las entradas del latch NAND.
2. Confundir Activo en Bajo vs. Activo en Alto: Los usuarios a menudo esperan que un «1» active el latch. Un latch NAND se activa cuando la entrada va a «0». Solución: Recuerda que los latches NAND se disparan con pulsos a tierra (Bajo).
3. Estado prohibido: presionar dos botones simultáneamente (si se usan botones en lugar de SPDT) crea un 0 Lógico en ambas entradas, forzando ambas salidas a Alto. Solución: Evita mecánicamente las pulsaciones simultáneas o diseña lógica para priorizar una entrada.

Solución de problemas

• Ambos LEDs están ENCENDIDOS:
  • Causa: Tanto SET_N como RESET_N están conectados a Tierra (Lógica 0) simultáneamente.
  • Solución: Revisa el cableado del interruptor; asegúrate de no estar cortocircuitando ambas entradas a tierra.
• El circuito no retiene el estado (los LEDs parpadean o siguen al interruptor vagamente):
  • Causa: Falta la conexión de retroalimentación.
  • Solución: Asegúrate de que el cable del Pin 3 (Q) vaya al Pin 5, y el del Pin 6 (Q_BAR) vaya al Pin 2.
• El chip se calienta:
  • Causa: Cortocircuito en la salida o polaridad de alimentación invertida.
  • Solución: Comprueba que R3 y R4 estén presentes (no conectes LEDs directamente a las salidas) y verifica que el Pin 14 sea 5 V y el Pin 7 sea GND.

Posibles mejoras y extensiones

1. Latch SR con habilitación (Gated): Agrega dos compuertas NAND extra (usando las dos restantes en el 74HC00) para añadir una señal de «Enable» (Habilitación), convirtiéndolo en una celda de memoria síncrona.
2. Controlador de contador digital: Usa la salida Q para manejar la entrada de reloj de un contador CD4017 o 74HC4017, demostrando que la pulsación manual del botón genera exactamente un pulso de reloj limpio.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Avanzado. Configurar un inversor 74HC04 como un amplificador analógico lineal de Clase A usando retroalimentación negativa.

Objetivo y caso de uso

Construirá un amplificador de voltaje de una sola etapa utilizando una puerta inversora de un CI 74HC04, polarizada en su región lineal mediante una resistencia de retroalimentación. Esta configuración fuerza a la puerta digital a actuar como un amplificador inversor analógico para pequeñas señales de CA.

Por qué es útil:
* Análisis de estructura interna: Demuestra que las puertas lógicas digitales están construidas con transistores analógicos (MOSFETs) y poseen una región lineal activa.
* Osciladores de cristal: Esta topología es el bloque de construcción fundamental para los osciladores Pierce utilizados en la generación de reloj.
* Amplificación de bajo costo: Proporciona un amplificador simple y barato de alta impedancia para sensores piezoeléctricos o micrófonos sin requerir un amplificador operacional dedicado.
* Buffering de señal: Se puede utilizar para cuadrar flancos analógicos «lentos» en pulsos digitales nítidos si se ajusta la retroalimentación.

Resultado esperado:
* Autopolarización: El voltaje de CC de entrada y salida se estabiliza automáticamente en aproximadamente VCC / 2 (p. ej., ~2.5 V).
* Amplificación: Una onda senoidal de entrada de 50 mVpp da como resultado una onda senoidal de salida invertida amplificada.
* Linealidad: La señal de salida replica la forma de la entrada sin recorte (siempre que la señal de entrada permanezca pequeña).

Público objetivo y nivel:
Estudiantes de ingeniería electrónica y diseñadores de sistemas analógicos (Nivel: Avanzado).

Materiales

• U1: 74HC04 (Inversor Quíntuple/Hex Inverter), función: elemento de amplificación activo.
• Rf: Resistencia de 1 MΩ, función: retroalimentación negativa para polarización de CC (operación Clase A).
• Cin: Condensador cerámico de 100 nF, función: acoplamiento de CA para la señal de entrada.
• Cout: Condensador electrolítico de 10 µF, función: acoplamiento de CA para la carga.
• RL: Resistencia de 10 kΩ, función: simulación de carga de salida.
• V1: Fuente de alimentación de 5 V CC, función: fuente de energía principal.
• V_SIG: Generador de señales, función: onda senoidal de 1 kHz, 50 mVpp (con offset de 0 V CC).

Pin-out del CI utilizado

Chip: 74HC04 (Hex Inverter)

Guía de conexionado

• V1: Terminal positivo a VCC, terminal negativo a 0.
• U1: Pin 14 a VCC, Pin 7 a 0.
• Entradas no utilizadas: Pines U1 3, 5, 9, 11, 13 a 0 (Esencial para la estabilidad).
• Rf: Conectar entre GATE_IN (Pin 1) y GATE_OUT (Pin 2).
• Cin: Conectar entre VIN_AC (salida del Generador de Señales) y GATE_IN.
• U1 Gate: Pin 1 a GATE_IN, Pin 2 a GATE_OUT.
• Cout: Terminal positivo a GATE_OUT, terminal negativo a VOUT_LOAD.
• RL: Conectar entre VOUT_LOAD y 0.
• V_SIG: Salida a VIN_AC, Tierra a 0.

Diagrama de bloques conceptual

Esquemático

Practical case: CMOS linear amplifier

                                            (Feedback Loop)
                                  .-----------[ Rf: 1 MΩ ]------------.
                                  |                                   |
                                  V                                   |
[ V_SIG ] --(Signal)--> [ Cin: 100nF ] --(Pin 1)--> [ U1: 74HC04 ] --(Pin 2)--> [ Cout: 10µF ] --> [ RL: 10 kΩ ] --> GND
                                                          ^
                                                          |
                                                 [ Power: 5 V / GND ]
                                                 [ Unused Pins: 0 V ]

Tabla de verdad

Aunque se opera como un amplificador analógico, el 74HC04 mantiene su lógica de tabla de verdad digital si se excita de riel a riel.

Mediciones y pruebas

1. Verificación de polarización CC:

   • Desconectar V_SIG temporalmente.
   • Medir el voltaje de CC en GATE_IN y GATE_OUT.
   • Validación: Ambos deberían medir aproximadamente VCC / 2 (alrededor de 2.5 V). Esto confirma que la resistencia de retroalimentación Rf ha polarizado correctamente el inversor en la región de transición.

2. Medición de ganancia de CA:

   • Reconectar V_SIG (1 kHz, senoidal, 50 mVpp).
   • Usar un osciloscopio para observar el Canal 1 en VIN_AC y el Canal 2 en GATE_OUT.
   • Validación: Calcular la Ganancia de Voltaje Av = Voutpp / Vinpp. Debería observar una onda senoidal invertida con una ganancia significativa (típicamente 10x a 100x dependiendo del fabricante específico del 74HC04).

3. Límite de linealidad:

   • Aumentar lentamente la amplitud de V_SIG.
   • Validación: Observar el punto donde la onda senoidal de salida se aplana en la parte superior (cerca de 5 V) y en la inferior (cerca de 0 V). Este es el límite del rango dinámico.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: CMOS linear amplifier
* 74HC04 Hex Inverter Linear Amplifier Configuration

* --- Power Supply ---
* V1: 5V DC supply
V1 VCC 0 DC 5

* --- Signal Generator ---
* V_SIG: 1 kHz sine wave, 50 mVpp (25 mV amplitude), 0 V DC offset
V_SIG VIN_AC 0 SIN(0 25m 1k)

* --- Components ---

* Cin: 100 nF ceramic capacitor for AC coupling input
Cin VIN_AC GATE_IN 100n

* Rf: 1 MΩ resistor for negative feedback (DC biasing)
Rf GATE_IN GATE_OUT 1Meg

* U1: 74HC04 Hex Inverter
* ... (truncated in public view) ...

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* Practical case: CMOS linear amplifier
* 74HC04 Hex Inverter Linear Amplifier Configuration

* --- Power Supply ---
* V1: 5V DC supply
V1 VCC 0 DC 5

* --- Signal Generator ---
* V_SIG: 1 kHz sine wave, 50 mVpp (25 mV amplitude), 0 V DC offset
V_SIG VIN_AC 0 SIN(0 25m 1k)

* --- Components ---

* Cin: 100 nF ceramic capacitor for AC coupling input
Cin VIN_AC GATE_IN 100n

* Rf: 1 MΩ resistor for negative feedback (DC biasing)
Rf GATE_IN GATE_OUT 1Meg

* U1: 74HC04 Hex Inverter
* Instantiated as a subcircuit to strictly follow pinout and wiring guide.
* Pinout: 1=1A, 2=1Y, 3=2A, 4=2Y, 5=3A, 6=3Y, 7=GND, 8=4Y, 9=4A, 10=5Y, 11=5A, 12=6Y, 13=6A, 14=VCC
* Connected: Pin 1->GATE_IN, Pin 2->GATE_OUT, Pin 7->0, Pin 14->VCC
* Unused Inputs (3, 5, 9, 11, 13) connected to 0 (Ground).
* Unused Outputs (4, 6, 8, 10, 12) left as floating nodes (NC_x).
XU1 GATE_IN GATE_OUT 0 NC_2 0 NC_3 0 NC_4 0 NC_5 0 NC_6 0 VCC 74HC04

* Cout: 10 µF electrolytic capacitor for AC coupling load
* Connected from GATE_OUT (approx 2.5V DC) to VOUT_LOAD (0V DC)
Cout GATE_OUT VOUT_LOAD 10u

* RL: 10 kΩ load resistor
RL VOUT_LOAD 0 10k

* --- Subcircuit Models ---

* Subcircuit for 74HC04 Hex Inverter
* Implements 6 inverters using robust continuous behavioral sources (tanh).
* Model assumes Vth = VCC/2.
* Gain factor 100 used to approximate open-loop gain in linear region (~250) while ensuring convergence.
.subckt 74HC04 1 2 3 4 5 6 7 8 9 10 11 12 13 14
* Pin 14 = VCC, Pin 7 = GND
* Inverter 1 (1A->1Y)
B1 2 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(1,7)))
* Inverter 2 (2A->2Y)
B2 4 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(3,7)))
* Inverter 3 (3A->3Y)
B3 6 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(5,7)))
* Inverter 4 (4A->4Y) - Note: Pin 9 is Input, Pin 8 is Output
B4 8 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(9,7)))
* Inverter 5 (5A->5Y) - Note: Pin 11 is Input, Pin 10 is Output
B5 10 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(11,7)))
* Inverter 6 (6A->6Y) - Note: Pin 13 is Input, Pin 12 is Output
B6 12 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(13,7)))
.ends

* --- Analysis Directives ---
* Transient analysis: 5 ms duration to capture multiple 1 kHz cycles.
.tran 10u 5m

* Output variables for batch processing
* INPUT: VIN_AC, OUTPUT: VOUT_LOAD
.print tran V(VIN_AC) V(VOUT_LOAD) V(GATE_IN) V(GATE_OUT)

.op
.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation shows a functional inverting amplifier. The input signal (VIN_AC) is a ~25mV amplitude sine wave. The output (VOUT_LOAD) is an inverted sine wave with an amplitude of approximately 2.4V to 2.5V, indicating a very high gain that is causing significant clipping/saturation near the rails (approx +/- 2.5V swing). The DC bias point at GATE_IN and GATE_OUT settles near 2.5V (VCC/2) as expected for this self-biasing topology.
* bom_vs_spice equivalences ignored:
*   - U1 (74HC04) is modeled as a subcircuit using continuous behavioral voltage sources (tanh functions) to approximate the analog transfer curve of CMOS inverters.
* overall_comment: The circuit is a classic example of using a digital CMOS inverter as a linear class A amplifier. The netlist correctly implements the self-biasing scheme (Rf feedback) and AC coupling. The simulation results confirm the high open-loop gain of the HC series inverter, resulting in a heavily clipped output for a 50mVpp input. As a didactic example, it effectively demonstrates the concept, though a teacher might want to reduce the input amplitude or add an input series resistor to reduce the gain if a cleaner sine wave is desired.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The simulation shows a functional inverting amplifier. The input signal (VIN_AC) is a ~25mV amplitude sine wave. The output (VOUT_LOAD) is an inverted sine wave with an amplitude of approximately 2.4V to 2.5V, indicating a very high gain that is causing significant clipping/saturation near the rails (approx +/- 2.5V swing). The DC bias point at GATE_IN and GATE_OUT settles near 2.5V (VCC/2) as expected for this self-biasing topology.

Show raw data table (508 rows)

Index   time            v(vin_ac)       v(vout_load)    v(gate_in)      v(gate_out)
0	0.000000e+00	0.000000e+00	0.000000e+00	2.500000e+00	2.500000e+00
1	1.000000e-07	1.570796e-05	-3.92600e-03	2.500016e+00	2.496074e+00
2	2.000000e-07	3.141592e-05	-7.85100e-03	2.500031e+00	2.492149e+00
3	4.000000e-07	6.283179e-05	-1.56989e-02	2.500063e+00	2.484301e+00
4	8.000000e-07	1.256632e-04	-3.13823e-02	2.500126e+00	2.468618e+00
5	1.600000e-06	2.513232e-04	-6.26967e-02	2.500251e+00	2.437303e+00
6	3.200000e-06	5.026210e-04	-1.25097e-01	2.500501e+00	2.374901e+00
7	6.400000e-06	1.005039e-03	-2.48425e-01	2.500997e+00	2.251567e+00
8	1.280000e-05	2.008453e-03	-4.87825e-01	2.501977e+00	2.012143e+00
9	2.280000e-05	3.569178e-03	-8.34430e-01	2.503471e+00	1.665472e+00
10	3.280000e-05	5.115818e-03	-1.13904e+00	2.504919e+00	1.360762e+00
11	4.280000e-05	6.642268e-03	-1.39785e+00	2.506318e+00	1.101832e+00
12	5.280000e-05	8.142504e-03	-1.61199e+00	2.507667e+00	8.875322e-01
13	6.280000e-05	9.610606e-03	-1.78571e+00	2.508964e+00	7.136492e-01
14	7.280000e-05	1.104078e-02	-1.92461e+00	2.510208e+00	5.745580e-01
15	8.280000e-05	1.242738e-02	-2.03459e+00	2.511395e+00	4.643784e-01
16	9.280000e-05	1.376493e-02	-2.12112e+00	2.512524e+00	3.776434e-01
17	1.028000e-04	1.504816e-02	-2.18894e+00	2.513590e+00	3.096072e-01
18	1.128000e-04	1.627201e-02	-2.24200e+00	2.514591e+00	2.563270e-01
19	1.228000e-04	1.743163e-02	-2.28348e+00	2.515522e+00	2.146211e-01
20	1.328000e-04	1.852246e-02	-2.31590e+00	2.516381e+00	1.819734e-01
21	1.428000e-04	1.954019e-02	-2.34122e+00	2.517164e+00	1.564217e-01
22	1.528000e-04	2.048080e-02	-2.36095e+00	2.517868e+00	1.364514e-01
23	1.628000e-04	2.134059e-02	-2.37626e+00	2.518489e+00	1.209036e-01
... (484 more rows) ...

Errores comunes y cómo evitarlos

1. Uso de la familia lógica incorrecta: Los estudiantes a menudo usan 74LS04 o 74HCT04. Estos tienen pull-ups internos o diferentes umbrales de entrada que impiden una polarización lineal simétrica. Solución: Asegúrese de usar el 74HC04 (CMOS) o CD4069UB.
2. Señal de entrada demasiado grande: Aplicar una señal lógica TTL/CMOS estándar (0-5 V) resultará en una salida de onda cuadrada, no en amplificación. Solución: Mantenga la señal de entrada pequeña (por debajo de 100 mVpp) para permanecer dentro de la región lineal.
3. Entradas no utilizadas flotantes: Dejar los pines 3, 5, 9, etc., desconectados causa ruido interno y consumo excesivo de energía. Solución: Siempre conecte las entradas no utilizadas de los chips CMOS a Tierra (0).

Solución de problemas

• Síntoma: La salida está atascada en 0 V o 5 V.
  • Causa: Falta la resistencia de retroalimentación Rf o es un circuito abierto.
  • Solución: Verifique la continuidad de Rf (1 MΩ). Se requiere para llevar el voltaje de entrada al punto de conmutación.
• Síntoma: Ruido de alta frecuencia superpuesto a la señal.
  • Causa: Oscilación parásita debido a alta ganancia y capacitancia parásita.
  • Solución: Acorte los cables o añada un pequeño condensador (p. ej., 10 pF) en paralelo con Rf para reducir el ancho de banda.
• Síntoma: La ganancia es muy baja ($< 2$).
  • Causa: La resistencia de carga RL es demasiado pequeña.
  • Solución: La impedancia de salida de un 74HC04 en modo lineal es relativamente alta. Aumente RL a 100 kΩ o retírela para las pruebas.

Posibles mejoras y extensiones

1. Oscilador de cristal: Reemplace el generador de señales con un cristal de cuarzo y dos condensadores de carga (a tierra) en los pines de entrada y salida para crear una fuente de reloj estable.
2. Amplificador en cascada: Conecte la salida de la primera etapa (a través de un condensador) a una segunda etapa 74HC04 configurada idénticamente para lograr una ganancia de voltaje total mucho mayor.

Más Casos Prácticos en Prometeo.blog

Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

¿Quiénes somos?

Nivel: Avanzado — Construye y analiza un oscilador en anillo de 5 etapas para calcular el retardo de propagación de los componentes.

Objetivo y caso de uso

En este caso, construirás un oscilador en anillo conectando en cascada un número impar (5) de puertas NOT (inversores) en un bucle de retroalimentación cerrado utilizando un CI 74HC04. Medirás la frecuencia de oscilación resultante para calcular el retardo de propagación intrínseco de las puertas lógicas.

Por qué es útil:
* Caracterización de procesos: Utilizado en la fabricación de semiconductores para probar la velocidad y calidad de las obleas de silicio.
* Generación de reloj: Topología fundamental para generar relojes internos en ASICs y FPGAs.
* Generación de Números Aleatorios: El jitter inherente en los osciladores en anillo es una fuente de entropía para Generadores de Números Aleatorios Verdaderos (TRNG).
* Convertidores de Tiempo a Digital (TDC): Utilizados para medir intervalos de tiempo con alta precisión.

Resultado esperado:
* Una salida de onda cuadrada estable oscilando en el rango de MHz (típicamente 20 MHz–50 MHz para lógica 74HC en una protoboard).
* Medición de la frecuencia de oscilación (fosc).
* Cálculo del retardo de propagación promedio (tpd) por puerta.
* Observación visual de los tiempos de subida (tr) y bajada (tf) debido a la carga capacitiva.

Público objetivo y nivel:
Estudiantes avanzados de electrónica; Estudiantes de ingeniería.

Materiales

• U1: CI 74HC04 Hex Inverter, función: puertas lógicas para el anillo
• C1: Condensador cerámico de 100 nF, función: desacoplo de la fuente de alimentación (crítico para la estabilidad)
• C2: Condensador de 10 pF, función: carga simulada (opcional, representa la capacitancia de la sonda)
• V1: Fuente de alimentación de 5 V DC
• W1-W5: Cables puente (jumpers), función: conexiones entre etapas

Pin-out del CI utilizado

Chip seleccionado: 74HC04 (Hex Inverter)

Nota: Los pines 12 (6Y) y 13 (6 A) no se utilizan y deben dejarse abiertos o conectados a GND/VCC dependiendo de los requisitos específicos de ruido, aunque para esta prueba dejarlos abiertos es aceptable.

Guía de conexionado

Este circuito depende de una longitud de pista mínima para mantener la oscilación de alta frecuencia.

• V1 se conecta entre el nodo VCC y el nodo 0 (GND).
• C1 se conecta entre el nodo VCC y el nodo 0 (colocar físicamente cerca de U1).
• U1 (Pin 14) se conecta al nodo VCC.
• U1 (Pin 7) se conecta al nodo 0.
• U1 (Pin 1 – Entrada 1) se conecta al nodo N5 (Cierre del bucle de retroalimentación).
• U1 (Pin 2 – Salida 1) se conecta al nodo N1.
• U1 (Pin 3 – Entrada 2) se conecta al nodo N1.
• U1 (Pin 4 – Salida 2) se conecta al nodo N2.
• U1 (Pin 5 – Entrada 3) se conecta al nodo N2.
• U1 (Pin 6 – Salida 3) se conecta al nodo N3.
• U1 (Pin 9 – Entrada 4) se conecta al nodo N3.
• U1 (Pin 8 – Salida 4) se conecta al nodo N4.
• U1 (Pin 11 – Entrada 5) se conecta al nodo N4.
• U1 (Pin 10 – Salida 5) se conecta al nodo N5.
• C2 (Carga opcional) se conecta entre el nodo N5 y el nodo 0 para simular la capacitancia de la sonda.

Diagrama de bloques conceptual

Esquemático

POWER SUPPLY & DECOUPLING:
      VCC (5 V) --> [ Node VCC ] --(Pin 14)--> [ U1: 74HC04 Power ]
                      |
                    [ C1: 100nF ]
                      |
      GND (0 V) --> [ Node 0 ] --(Pin 7)---> [ U1: 74HC04 GND ]


SIGNAL FLOW (RING OSCILLATOR):
(Logic flows Left to Right, wrapping around at the end)

      [ Feedback N5 ] --> [ U1: Gate 1 ] --(Node N1)--> [ U1: Gate 2 ] --(Node N2)--> [ U1: Gate 3 ] --(Node N3)--> \
      (Input Pin 1)       (In:1 / Out:2)                (In:3 / Out:4)                (In:5 / Out:6)                |
                                                                                                                    |
      /-------------------------------------------------------------------------------------------------------------/
      |
      \--> [ U1: Gate 4 ] --(Node N4)--> [ U1: Gate 5 ] --(Node N5)--> [ C2: 10pF ] --> GND
           (In:9 / Out:8)                (In:11 / Out:10)      |
                                                               |
                                                      (Loop back to Start)

Tabla de verdad (Puerta NOT simple)

En una configuración de anillo con un número impar de etapas, la lógica nunca se estabiliza, causando una oscilación perpetua.

Mediciones y pruebas

1. Configuración: Asegura que el cableado sea corto y ordenado. Los cables largos añaden inductancia y capacitancia parásitas que reducirán significativamente la frecuencia.
2. Visualización: Conecta una sonda de osciloscopio (se recomienda atenuación x10 para reducir la carga) al Nodo N5 (o cualquier nodo N1 a N4).
3. Medición de frecuencia: Mide la frecuencia de la oscilación (fosc). Para una serie 74HC a 5 V, espera aprox. 20MHz – 40MHz dependiendo de la capacitancia parásita.
4. Cálculo del retardo de propagación: Calcula el retardo de propagación promedio por puerta (tpd) usando la fórmula:
   $tpd = (1 / (2 × N × fosc))$
   Donde $N = 5$ (número de etapas).
   Ejemplo: Si $f_{osc} = 25 MHz$, entonces $T = 40 ns$. $t_{pd} = 40 ns / 10 = 4 ns$.
5. Análisis de forma de onda: Haz zoom en los flancos. Observa que la onda no es un cuadrado perfecto; el tiempo de subida ($t_{r}$) y el tiempo de bajada ($t_{f}$) son visibles debido a la carga capacitiva de la entrada de la siguiente puerta.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: Ring Oscillator and Delay
.width out=256
* Ngspice Netlist

* --- Power Supply ---
* V1: 5 V DC supply connecting VCC to GND (0)
V1 VCC 0 DC 5

* --- Decoupling Capacitor ---
* C1: 100 nF ceramic capacitor, power supply decoupling
C1 VCC 0 100n

* --- Integrated Circuit U1: 74HC04 Hex Inverter ---
* Modeled as a subcircuit to strictly follow physical pinout and wiring guide.
* Pin Mapping (Standard DIP-14):
* 1:1A  2:1Y  3:2A  4:2Y  5:3A  6:3Y  7:GND
* 8:4Y  9:4A 10:5Y 11:5A 12:6Y 13:6A 14:VCC
*
* Wiring Connections based on Guide:
* Pin 1 (In1)  -> N5
* ... (truncated in public view) ...

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* Practical case: Ring Oscillator and Delay
.width out=256
* Ngspice Netlist

* --- Power Supply ---
* V1: 5 V DC supply connecting VCC to GND (0)
V1 VCC 0 DC 5

* --- Decoupling Capacitor ---
* C1: 100 nF ceramic capacitor, power supply decoupling
C1 VCC 0 100n

* --- Integrated Circuit U1: 74HC04 Hex Inverter ---
* Modeled as a subcircuit to strictly follow physical pinout and wiring guide.
* Pin Mapping (Standard DIP-14):
* 1:1A  2:1Y  3:2A  4:2Y  5:3A  6:3Y  7:GND
* 8:4Y  9:4A 10:5Y 11:5A 12:6Y 13:6A 14:VCC
*
* Wiring Connections based on Guide:
* Pin 1 (In1)  -> N5
* Pin 2 (Out1) -> N1
* Pin 3 (In2)  -> N1
* Pin 4 (Out2) -> N2
* Pin 5 (In3)  -> N2
* Pin 6 (Out3) -> N3
* Pin 7 (GND)  -> 0
* Pin 8 (Out4) -> N4
* Pin 9 (In4)  -> N3
* Pin 10 (Out5)-> N5
* Pin 11 (In5) -> N4
* Pin 12 (Out6)-> NC_OUT (Unused)
* Pin 13 (In6) -> NC_IN  (Unused)
* Pin 14 (VCC) -> VCC

XU1 N5 N1 N1 N2 N2 N3 0 N4 N3 N5 N4 NC_OUT NC_IN VCC 74HC04

* --- Load Capacitor ---
* C2: 10 pF capacitor, simulated load on Output Node N5
C2 N5 0 10p

* --- Unused Pin Termination ---
* High resistance to ground to prevent floating node errors
R_NC1 NC_OUT 0 1G
R_NC2 NC_IN 0 1G

* --- Subcircuit Definitions ---

.subckt 74HC04 1 2 3 4 5 6 7 8 9 10 11 12 13 14
    * Local Power: 14=VCC, 7=GND
    * Gate 1
    X1 1 2 14 7 inv_gate
    * Gate 2
    X2 3 4 14 7 inv_gate
    * Gate 3
    X3 5 6 14 7 inv_gate
    * Gate 4 (Note: Pin 9 is Input, Pin 8 is Output)
    X4 9 8 14 7 inv_gate
    * Gate 5 (Note: Pin 11 is Input, Pin 10 is Output)
    X5 11 10 14 7 inv_gate
    * Gate 6 (Unused)
    X6 13 12 14 7 inv_gate
.ends

.subckt inv_gate in out vcc gnd
    * Internal RC Delay Stage
    * Essential for Ring Oscillator simulation to function (creates phase shift)
    * R=1k, C=10p yields approx 10ns delay per stage
    R_delay in int 1k
    C_delay int gnd 10p
    
    * Behavioral Voltage Source (Sigmoid Inverter)
    * Uses continuous function for convergence: Vout = Vcc / (1 + exp(k*(Vin - Vcc/2)))
    * Gain factor k=10
    B_logic out gnd V=V(vcc) / (1 + exp(10 * (V(int) - V(vcc)/2)))
.ends

* --- Simulation Directives ---

* Initial Condition:
* Force node N1 to 0V at t=0 to prevent metastable state (kickstart oscillation)
.ic V(N1)=0

* Transient Analysis:
* Run for 2 microseconds, step size 1 nanosecond
* 'uic' (Use Initial Conditions) is required for .ic to take effect
.tran 1n 2u uic

* Operating Point (for check)
.op

* Output Printing:
* V(N5) is the primary OSC_OUT node
.print tran V(N5) V(N1) V(N2) V(N3) V(N4)

.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The transient analysis shows sustained oscillation on nodes N1 through N5. The voltages swing between ~0V and ~5V. The frequency can be inferred from the timestamps (e.g., N5 rising edges around 1.43us and subsequent cycles), confirming the ring oscillator behavior.
* bom_vs_spice equivalences ignored:
*   - U1 (74HC04 Hex Inverter) is modeled as a subcircuit using behavioral voltage sources and RC delay stages to simulate propagation delay and logic inversion.
* overall_comment: The circuit is well-modeled for a didactic example. The inclusion of internal RC delay stages inside the inverter subcircuit is crucial for a ring oscillator simulation, as ideal SPICE inverters often fail to oscillate or converge without explicit time-dependent behavior. The initial condition (.ic V(N1)=0) correctly kickstarts the oscillation. The connectivity matches the wiring guide perfectly.
* --------------------------------------

Resultados de Simulación (Transitorio)

Análisis: The transient analysis shows sustained oscillation on nodes N1 through N5. The voltages swing between ~0V and ~5V. The frequency can be inferred from the timestamps (e.g., N5 rising edges around 1.43us and subsequent cycles), confirming the ring oscillator behavior.

Show raw data table (2039 rows)

Index   time            v(n5)           v(n1)           v(n2)           v(n3)           v(n4)
0	1.000000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
1	1.028000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
2	1.084000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
3	1.196000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
4	1.420000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
5	1.868000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
6	2.764000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
7	4.556000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
8	8.140000e-11	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
9	1.530800e-10	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
10	2.964400e-10	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
11	5.831600e-10	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
12	1.000000e-09	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
13	1.057344e-09	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
14	1.172032e-09	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
15	1.401408e-09	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
16	1.860160e-09	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00	5.000000e+00
17	2.777664e-09	4.999998e+00	4.999998e+00	4.999998e+00	4.999998e+00	4.999998e+00
18	3.777664e-09	4.999526e+00	4.999526e+00	4.999526e+00	4.999526e+00	4.999526e+00
19	4.777664e-09	4.987728e+00	4.987728e+00	4.987728e+00	4.987728e+00	4.987728e+00
20	5.777664e-09	4.795985e+00	4.795985e+00	4.795985e+00	4.795985e+00	4.795985e+00
21	6.777664e-09	3.794650e+00	3.794650e+00	3.794650e+00	3.794650e+00	3.794650e+00
22	7.777664e-09	2.828762e+00	2.828762e+00	2.828762e+00	2.828762e+00	2.828762e+00
23	8.777664e-09	2.564867e+00	2.564867e+00	2.564867e+00	2.564867e+00	2.564867e+00
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Errores comunes y cómo evitarlos

1. Usar un número par de puertas: Si usas 4 o 6 puertas, la lógica se asentará en un estado estable (enclavamiento) en lugar de oscilar. Usa siempre un número impar (3, 5, 7…).
2. Capacitancia de la protoboard: Las protoboards estándar tienen una alta capacitancia parásita entre filas (aprox. 2-5pF). Esto hará que el oscilador funcione más lento de lo que implican las especificaciones de la hoja de datos. Evita bucles largos de cables.
3. Falta del condensador de desacoplo: Sin C1 cerca del chip, la corriente de conmutación de alta frecuencia causará caídas en VCC, resultando en una frecuencia errática o ausencia de oscilación.

Solución de problemas

• La salida está atascada en Alto o Bajo: Comprueba que tienes un número impar de inversores en el bucle. Verifica que el cable de retroalimentación conecta la última salida a la primera entrada.
• La frecuencia es inestable (jitter): Probablemente ruido en la fuente de alimentación. Asegúrate de que C1 (100nF) esté instalado extremadamente cerca de los pines 14 y 7.
• El osciloscopio muestra una onda sinusoidal en lugar de cuadrada: A frecuencias muy altas (acercándose al límite de ancho de banda del osciloscopio o sonda), las ondas cuadradas parecen ondas sinusoidales debido a la atenuación de los armónicos superiores. Asegúrate de que el ancho de banda de tu osciloscopio sea de al menos 100 MHz.
• El circuito se calienta: Busca cortocircuitos entre salidas. Nunca conectes dos salidas juntas.

Posibles mejoras y extensiones

1. Control de habilitación: Reemplaza el primer inversor con una puerta NAND (por ejemplo, usando 74HC00). Usa una entrada para el bucle de retroalimentación y la otra como señal de control de Habilitar/Deshabilitar.
2. Salida con buffer: Usa el sexto inversor no utilizado en el paquete 74HC04 como un buffer conectado a uno de los nodos del anillo. Conecta tu sonda/carga a esta salida del buffer. Esto aísla el oscilador en anillo de la capacitancia de carga, proporcionando una medición de frecuencia más precisa.

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Carlos Núñez Zorrilla

Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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