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Caso práctico: Amplificador lineal CMOS

Prototipo de Amplificador lineal CMOS (Maker Style)

Nivel: Avanzado. Configurar un inversor 74HC04 como un amplificador analógico lineal de Clase A usando retroalimentación negativa.

Objetivo y caso de uso

Construirá un amplificador de voltaje de una sola etapa utilizando una puerta inversora de un CI 74HC04, polarizada en su región lineal mediante una resistencia de retroalimentación. Esta configuración fuerza a la puerta digital a actuar como un amplificador inversor analógico para pequeñas señales de CA.

Por qué es útil:
* Análisis de estructura interna: Demuestra que las puertas lógicas digitales están construidas con transistores analógicos (MOSFETs) y poseen una región lineal activa.
* Osciladores de cristal: Esta topología es el bloque de construcción fundamental para los osciladores Pierce utilizados en la generación de reloj.
* Amplificación de bajo costo: Proporciona un amplificador simple y barato de alta impedancia para sensores piezoeléctricos o micrófonos sin requerir un amplificador operacional dedicado.
* Buffering de señal: Se puede utilizar para cuadrar flancos analógicos «lentos» en pulsos digitales nítidos si se ajusta la retroalimentación.

Resultado esperado:
* Autopolarización: El voltaje de CC de entrada y salida se estabiliza automáticamente en aproximadamente VCC / 2 (p. ej., ~2.5 V).
* Amplificación: Una onda senoidal de entrada de 50 mVpp da como resultado una onda senoidal de salida invertida amplificada.
* Linealidad: La señal de salida replica la forma de la entrada sin recorte (siempre que la señal de entrada permanezca pequeña).

Público objetivo y nivel:
Estudiantes de ingeniería electrónica y diseñadores de sistemas analógicos (Nivel: Avanzado).

Materiales

  • U1: 74HC04 (Inversor Quíntuple/Hex Inverter), función: elemento de amplificación activo.
  • Rf: Resistencia de 1 MΩ, función: retroalimentación negativa para polarización de CC (operación Clase A).
  • Cin: Condensador cerámico de 100 nF, función: acoplamiento de CA para la señal de entrada.
  • Cout: Condensador electrolítico de 10 µF, función: acoplamiento de CA para la carga.
  • RL: Resistencia de 10 kΩ, función: simulación de carga de salida.
  • V1: Fuente de alimentación de 5 V CC, función: fuente de energía principal.
  • V_SIG: Generador de señales, función: onda senoidal de 1 kHz, 50 mVpp (con offset de 0 V CC).

Pin-out del CI utilizado

Chip: 74HC04 (Hex Inverter)

PinNombreFunción lógicaConexión en este caso
11 AEntrada Inversor 1Conectado a GATE_IN
21YSalida Inversor 1Conectado a GATE_OUT
7GNDTierraConectado a 0 (GND)
14VCCFuente de alimentaciónConectado a VCC
3,5,9,11,13EntradasEntradas no utilizadasConectar a 0 (GND) para prevenir oscilación

Guía de conexionado

  • V1: Terminal positivo a VCC, terminal negativo a 0.
  • U1: Pin 14 a VCC, Pin 7 a 0.
  • Entradas no utilizadas: Pines U1 3, 5, 9, 11, 13 a 0 (Esencial para la estabilidad).
  • Rf: Conectar entre GATE_IN (Pin 1) y GATE_OUT (Pin 2).
  • Cin: Conectar entre VIN_AC (salida del Generador de Señales) y GATE_IN.
  • U1 Gate: Pin 1 a GATE_IN, Pin 2 a GATE_OUT.
  • Cout: Terminal positivo a GATE_OUT, terminal negativo a VOUT_LOAD.
  • RL: Conectar entre VOUT_LOAD y 0.
  • V_SIG: Salida a VIN_AC, Tierra a 0.

Diagrama de bloques conceptual

Conceptual block diagram — 74HC04 NOT gate
Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

Practical case: CMOS linear amplifier

                                            (Feedback Loop)
                                  .-----------[ Rf: 1 MΩ ]------------.
                                  |                                   |
                                  V                                   |
[ V_SIG ] --(Signal)--> [ Cin: 100nF ] --(Pin 1)--> [ U1: 74HC04 ] --(Pin 2)--> [ Cout: 10µF ] --> [ RL: 10 kΩ ] --> GND
                                                          ^
                                                          |
                                                 [ Power: 5 V / GND ]
                                                 [ Unused Pins: 0 V ]
Esquema Eléctrico

Tabla de verdad

Aunque se opera como un amplificador analógico, el 74HC04 mantiene su lógica de tabla de verdad digital si se excita de riel a riel.

Entrada (A)Salida (Y)
L (0 V)H (5 V)
H (5 V)L (0 V)

Mediciones y pruebas

  1. Verificación de polarización CC:

    • Desconectar V_SIG temporalmente.
    • Medir el voltaje de CC en GATE_IN y GATE_OUT.
    • Validación: Ambos deberían medir aproximadamente VCC / 2 (alrededor de 2.5 V). Esto confirma que la resistencia de retroalimentación Rf ha polarizado correctamente el inversor en la región de transición.

  2. Medición de ganancia de CA:

    • Reconectar V_SIG (1 kHz, senoidal, 50 mVpp).
    • Usar un osciloscopio para observar el Canal 1 en VIN_AC y el Canal 2 en GATE_OUT.
    • Validación: Calcular la Ganancia de Voltaje Av = Voutpp / Vinpp. Debería observar una onda senoidal invertida con una ganancia significativa (típicamente 10x a 100x dependiendo del fabricante específico del 74HC04).

  3. Límite de linealidad:

    • Aumentar lentamente la amplitud de V_SIG.
    • Validación: Observar el punto donde la onda senoidal de salida se aplana en la parte superior (cerca de 5 V) y en la inferior (cerca de 0 V). Este es el límite del rango dinámico.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: CMOS linear amplifier
* 74HC04 Hex Inverter Linear Amplifier Configuration

* --- Power Supply ---
* V1: 5V DC supply
V1 VCC 0 DC 5

* --- Signal Generator ---
* V_SIG: 1 kHz sine wave, 50 mVpp (25 mV amplitude), 0 V DC offset
V_SIG VIN_AC 0 SIN(0 25m 1k)

* --- Components ---

* Cin: 100 nF ceramic capacitor for AC coupling input
Cin VIN_AC GATE_IN 100n

* Rf: 1 MΩ resistor for negative feedback (DC biasing)
Rf GATE_IN GATE_OUT 1Meg

* U1: 74HC04 Hex Inverter
* ... (truncated in public view) ...

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* Practical case: CMOS linear amplifier
* 74HC04 Hex Inverter Linear Amplifier Configuration

* --- Power Supply ---
* V1: 5V DC supply
V1 VCC 0 DC 5

* --- Signal Generator ---
* V_SIG: 1 kHz sine wave, 50 mVpp (25 mV amplitude), 0 V DC offset
V_SIG VIN_AC 0 SIN(0 25m 1k)

* --- Components ---

* Cin: 100 nF ceramic capacitor for AC coupling input
Cin VIN_AC GATE_IN 100n

* Rf: 1 MΩ resistor for negative feedback (DC biasing)
Rf GATE_IN GATE_OUT 1Meg

* U1: 74HC04 Hex Inverter
* Instantiated as a subcircuit to strictly follow pinout and wiring guide.
* Pinout: 1=1A, 2=1Y, 3=2A, 4=2Y, 5=3A, 6=3Y, 7=GND, 8=4Y, 9=4A, 10=5Y, 11=5A, 12=6Y, 13=6A, 14=VCC
* Connected: Pin 1->GATE_IN, Pin 2->GATE_OUT, Pin 7->0, Pin 14->VCC
* Unused Inputs (3, 5, 9, 11, 13) connected to 0 (Ground).
* Unused Outputs (4, 6, 8, 10, 12) left as floating nodes (NC_x).
XU1 GATE_IN GATE_OUT 0 NC_2 0 NC_3 0 NC_4 0 NC_5 0 NC_6 0 VCC 74HC04

* Cout: 10 µF electrolytic capacitor for AC coupling load
* Connected from GATE_OUT (approx 2.5V DC) to VOUT_LOAD (0V DC)
Cout GATE_OUT VOUT_LOAD 10u

* RL: 10 kΩ load resistor
RL VOUT_LOAD 0 10k

* --- Subcircuit Models ---

* Subcircuit for 74HC04 Hex Inverter
* Implements 6 inverters using robust continuous behavioral sources (tanh).
* Model assumes Vth = VCC/2.
* Gain factor 100 used to approximate open-loop gain in linear region (~250) while ensuring convergence.
.subckt 74HC04 1 2 3 4 5 6 7 8 9 10 11 12 13 14
* Pin 14 = VCC, Pin 7 = GND
* Inverter 1 (1A->1Y)
B1 2 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(1,7)))
* Inverter 2 (2A->2Y)
B2 4 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(3,7)))
* Inverter 3 (3A->3Y)
B3 6 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(5,7)))
* Inverter 4 (4A->4Y) - Note: Pin 9 is Input, Pin 8 is Output
B4 8 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(9,7)))
* Inverter 5 (5A->5Y) - Note: Pin 11 is Input, Pin 10 is Output
B5 10 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(11,7)))
* Inverter 6 (6A->6Y) - Note: Pin 13 is Input, Pin 12 is Output
B6 12 7 V = V(14,7)/2 + (V(14,7)/2) * tanh(100 * (V(14,7)/2 - V(13,7)))
.ends

* --- Analysis Directives ---
* Transient analysis: 5 ms duration to capture multiple 1 kHz cycles.
.tran 10u 5m

* Output variables for batch processing
* INPUT: VIN_AC, OUTPUT: VOUT_LOAD
.print tran V(VIN_AC) V(VOUT_LOAD) V(GATE_IN) V(GATE_OUT)

.op
.end
* --- GPT review (BOM/Wiring/SPICE) ---
* circuit_ok=true
* simulation_summary: The simulation shows a functional inverting amplifier. The input signal (VIN_AC) is a ~25mV amplitude sine wave. The output (VOUT_LOAD) is an inverted sine wave with an amplitude of approximately 2.4V to 2.5V, indicating a very high gain that is causing significant clipping/saturation near the rails (approx +/- 2.5V swing). The DC bias point at GATE_IN and GATE_OUT settles near 2.5V (VCC/2) as expected for this self-biasing topology.
* bom_vs_spice equivalences ignored:
*   - U1 (74HC04) is modeled as a subcircuit using continuous behavioral voltage sources (tanh functions) to approximate the analog transfer curve of CMOS inverters.
* overall_comment: The circuit is a classic example of using a digital CMOS inverter as a linear class A amplifier. The netlist correctly implements the self-biasing scheme (Rf feedback) and AC coupling. The simulation results confirm the high open-loop gain of the HC series inverter, resulting in a heavily clipped output for a 50mVpp input. As a didactic example, it effectively demonstrates the concept, though a teacher might want to reduce the input amplitude or add an input series resistor to reduce the gain if a cleaner sine wave is desired.
* --------------------------------------

Resultados de Simulación (Transitorio)

Resultados de Simulación (Transitorio)

Análisis: The simulation shows a functional inverting amplifier. The input signal (VIN_AC) is a ~25mV amplitude sine wave. The output (VOUT_LOAD) is an inverted sine wave with an amplitude of approximately 2.4V to 2.5V, indicating a very high gain that is causing significant clipping/saturation near the rails (approx +/- 2.5V swing). The DC bias point at GATE_IN and GATE_OUT settles near 2.5V (VCC/2) as expected for this self-biasing topology.
Show raw data table (508 rows)
Index   time            v(vin_ac)       v(vout_load)    v(gate_in)      v(gate_out)
0	0.000000e+00	0.000000e+00	0.000000e+00	2.500000e+00	2.500000e+00
1	1.000000e-07	1.570796e-05	-3.92600e-03	2.500016e+00	2.496074e+00
2	2.000000e-07	3.141592e-05	-7.85100e-03	2.500031e+00	2.492149e+00
3	4.000000e-07	6.283179e-05	-1.56989e-02	2.500063e+00	2.484301e+00
4	8.000000e-07	1.256632e-04	-3.13823e-02	2.500126e+00	2.468618e+00
5	1.600000e-06	2.513232e-04	-6.26967e-02	2.500251e+00	2.437303e+00
6	3.200000e-06	5.026210e-04	-1.25097e-01	2.500501e+00	2.374901e+00
7	6.400000e-06	1.005039e-03	-2.48425e-01	2.500997e+00	2.251567e+00
8	1.280000e-05	2.008453e-03	-4.87825e-01	2.501977e+00	2.012143e+00
9	2.280000e-05	3.569178e-03	-8.34430e-01	2.503471e+00	1.665472e+00
10	3.280000e-05	5.115818e-03	-1.13904e+00	2.504919e+00	1.360762e+00
11	4.280000e-05	6.642268e-03	-1.39785e+00	2.506318e+00	1.101832e+00
12	5.280000e-05	8.142504e-03	-1.61199e+00	2.507667e+00	8.875322e-01
13	6.280000e-05	9.610606e-03	-1.78571e+00	2.508964e+00	7.136492e-01
14	7.280000e-05	1.104078e-02	-1.92461e+00	2.510208e+00	5.745580e-01
15	8.280000e-05	1.242738e-02	-2.03459e+00	2.511395e+00	4.643784e-01
16	9.280000e-05	1.376493e-02	-2.12112e+00	2.512524e+00	3.776434e-01
17	1.028000e-04	1.504816e-02	-2.18894e+00	2.513590e+00	3.096072e-01
18	1.128000e-04	1.627201e-02	-2.24200e+00	2.514591e+00	2.563270e-01
19	1.228000e-04	1.743163e-02	-2.28348e+00	2.515522e+00	2.146211e-01
20	1.328000e-04	1.852246e-02	-2.31590e+00	2.516381e+00	1.819734e-01
21	1.428000e-04	1.954019e-02	-2.34122e+00	2.517164e+00	1.564217e-01
22	1.528000e-04	2.048080e-02	-2.36095e+00	2.517868e+00	1.364514e-01
23	1.628000e-04	2.134059e-02	-2.37626e+00	2.518489e+00	1.209036e-01
... (484 more rows) ...

Errores comunes y cómo evitarlos

  1. Uso de la familia lógica incorrecta: Los estudiantes a menudo usan 74LS04 o 74HCT04. Estos tienen pull-ups internos o diferentes umbrales de entrada que impiden una polarización lineal simétrica. Solución: Asegúrese de usar el 74HC04 (CMOS) o CD4069UB.
  2. Señal de entrada demasiado grande: Aplicar una señal lógica TTL/CMOS estándar (0-5 V) resultará en una salida de onda cuadrada, no en amplificación. Solución: Mantenga la señal de entrada pequeña (por debajo de 100 mVpp) para permanecer dentro de la región lineal.
  3. Entradas no utilizadas flotantes: Dejar los pines 3, 5, 9, etc., desconectados causa ruido interno y consumo excesivo de energía. Solución: Siempre conecte las entradas no utilizadas de los chips CMOS a Tierra (0).

Solución de problemas

  • Síntoma: La salida está atascada en 0 V o 5 V.
    • Causa: Falta la resistencia de retroalimentación Rf o es un circuito abierto.
    • Solución: Verifique la continuidad de Rf (1 MΩ). Se requiere para llevar el voltaje de entrada al punto de conmutación.
  • Síntoma: Ruido de alta frecuencia superpuesto a la señal.
    • Causa: Oscilación parásita debido a alta ganancia y capacitancia parásita.
    • Solución: Acorte los cables o añada un pequeño condensador (p. ej., 10 pF) en paralelo con Rf para reducir el ancho de banda.
  • Síntoma: La ganancia es muy baja ($< 2$).
    • Causa: La resistencia de carga RL es demasiado pequeña.
    • Solución: La impedancia de salida de un 74HC04 en modo lineal es relativamente alta. Aumente RL a 100 kΩ o retírela para las pruebas.

Posibles mejoras y extensiones

  1. Oscilador de cristal: Reemplace el generador de señales con un cristal de cuarzo y dos condensadores de carga (a tierra) en los pines de entrada y salida para crear una fuente de reloj estable.
  2. Amplificador en cascada: Conecte la salida de la primera etapa (a través de un condensador) a una segunda etapa 74HC04 configurada idénticamente para lograr una ganancia de voltaje total mucho mayor.

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Pregunta 1: ¿Qué función cumple la resistencia de retroalimentación en la configuración del 74HC04 descrita?




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Pregunta 10: ¿Qué función cumple la resistencia de retroalimentación en la configuración del 74HC04 descrita?




Carlos Núñez Zorrilla
Carlos Núñez Zorrilla
Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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