Caso práctico: Divisor de frecuencia seleccionable

Prototipo de Divisor de frecuencia seleccionable (Maker Style)

Nivel: Medio – Construir un divisor de frecuencia binario utilizando un contador de rizado 74HC393 con una etapa de salida seleccionable.

Objetivo y caso de uso

Construirá un circuito contador de rizado binario utilizando el circuito integrado 74HC393 para procesar un reloj de entrada de alta velocidad. Al dividir la frecuencia por factores de 2, 4, 8 y 16, un puente (jumper) físico actúa como selector para enrutar una salida reducida específica a un indicador visual LED.

Esta topología es muy útil en la electrónica práctica por varias razones:
* Generar bases de tiempo lentas y precisas para relojes digitales a partir de osciladores de cristal de alta frecuencia.
* Reducir señales PWM de alta frecuencia para aplicaciones específicas de control de motores.
* Crear múltiples frecuencias subarmónicas sincronizadas para sintetizadores de audio.
* Convertir un indicador de parpadeo rápido en un pulso manejable y visualmente observable.

Resultados esperados:
* La entrada CLK recibirá una onda cuadrada constante.
* Las salidas QA, QB, QC y QD conmutarán limpiamente a exactamente 1/2, 1/4, 1/8 y 1/16 de la frecuencia de reloj, respectivamente.
* Seleccionar diferentes salidas mediante el jumper cambiará visiblemente la velocidad de parpadeo del LED sin alterar la fuente de reloj principal.

Audiencia objetivo y nivel: Estudiantes de electrónica y aficionados que deseen experiencia práctica con lógica asíncrona y escalado de frecuencia.

Materiales

  • V1: Fuente de alimentación de 5 V CC, función: fuente de alimentación lógica
  • VCLK: Fuente de reloj de onda cuadrada de 5 V (ej. generador de funciones), función: reloj de entrada
  • U1: Contador de rizado binario dual de 4 bits 74HC393, función: divisor de frecuencia
  • J1: Bloque de pines (header) de 4 pines con puente (jumper), función: selector de salida
  • R1: Resistencia de 330 Ω, función: limitación de corriente del LED
  • D1: LED rojo, función: indicador de estado de la salida seleccionada

Pin-out del CI utilizado

Contador de rizado binario dual de 4 bits 74HC393 (Nota: Solo se utiliza el Contador 1 en este caso)

PinNombreFunción lógicaConexión en este caso
11CP (CLK)Entrada de reloj 1 (Activa en flanco de bajada)Conectado a CLK
21MR (CLR)Reinicio maestro 1 (Activo en alto)Conectado a 0 (GND)
31Q0 (QA)Salida 0 (División por 2)Conectado a QA
41Q1 (QB)Salida 1 (División por 4)Conectado a QB
51Q2 (QC)Salida 2 (División por 8)Conectado a QC
61Q3 (QD)Salida 3 (División por 16)Conectado a QD
7GNDReferencia de tierraConectado a 0
14VCCAlimentación positivaConectado a VCC

Guía de conexionado

  • V1: se conecta entre el nodo VCC y el nodo 0.
  • VCLK: se conecta entre el nodo CLK y el nodo 0.
  • U1 Pin 14 (VCC): se conecta al nodo VCC.
  • U1 Pin 7 (GND): se conecta al nodo 0.
  • U1 Pin 1 (1CP): se conecta al nodo CLK.
  • U1 Pin 2 (1MR): se conecta al nodo 0.
  • U1 Pin 3 (1Q0): se conecta al nodo QA y al terminal selector 1 de J1.
  • U1 Pin 4 (1Q1): se conecta al nodo QB y al terminal selector 2 de J1.
  • U1 Pin 5 (1Q2): se conecta al nodo QC y al terminal selector 3 de J1.
  • U1 Pin 6 (1Q3): se conecta al nodo QD y al terminal selector 4 de J1.
  • Terminal común de J1: se conecta al nodo VOUT.
  • R1: se conecta entre el nodo VOUT y el nodo N_LED.
  • D1: se conecta entre el nodo N_LED (Ánodo) y el nodo 0 (Cátodo).

Diagrama de bloques conceptual

Conceptual block diagram — 74HC393 Binary counter
Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

--(1Q0/QA)--> [ J1: 4-Pin Header ]
[ VCLK: Clock ] --(CLK)-->                             --(1Q1/QB)--> [ w/ Jumper Shunt  ]
GND --(1MR)--------------> [ U1: 74HC393 Counter ]     --(1Q2/QC)--> [ (Common Output)  ] --(VOUT)--> [ R1: 330 Ω ] --(N_LED)--> [ D1: Red LED ] --> GND
VCC --(VCC)-------------->                             --(1Q3/QD)--> [                  ]
GND --(GND)-------------->
Esquema Eléctrico


Mediciones y pruebas

  1. Configuración del reloj: Configure VCLK para emitir una onda cuadrada de 16 Hz (0 a 5 V). Verifique esta señal conectando un canal del osciloscopio al nodo CLK.
  2. Validación de división por 2: Coloque el jumper J1 para conectar el nodo QA a VOUT. El LED D1 debería parpadear a 8 Hz. Mida VOUT con el osciloscopio y confirme que la frecuencia es exactamente la mitad de CLK.
  3. Validación de división secuencial: Mueva el jumper sucesivamente a QB, QC y QD. Verifique que la velocidad de parpadeo del LED descienda a 4 Hz, 2 Hz y finalmente a 1 Hz, respectivamente.
  4. Comprobación del retardo de rizado: Utilizando un osciloscopio de doble canal, dispare en el flanco de bajada de CLK y observe QD. Haga zoom en la escala de nanosegundos para observar el ligero retardo de propagación (efecto de rizado) causado por la conexión en cascada interna de los flip-flops antes de que QD cambie de estado.

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Selectable Frequency Divider
.width out=256

* Power Supply
V1 VCC 0 DC 5

* Clock Input (100kHz square wave)
VCLK CLK 0 PULSE(0 5 0 0.5u 0.5u 4.5u 10u)

* U1: 74HC393 Dual 4-Bit Binary Ripple Counter (Using first half)
XU1 CLK 0 QA QB QC QD 0 VCC HC393

* J1: Output Selector (Jumper shunt modeled as a 0.01 ohm resistor selecting QA)
RJ1 QA VOUT 0.01

* LED Current Limiting Resistor
R1 VOUT N_LED 330

* Output Indicator LED
D1 N_LED 0 DLED
* ... (truncated in public view) ...

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* Selectable Frequency Divider
.width out=256

* Power Supply
V1 VCC 0 DC 5

* Clock Input (100kHz square wave)
VCLK CLK 0 PULSE(0 5 0 0.5u 0.5u 4.5u 10u)

* U1: 74HC393 Dual 4-Bit Binary Ripple Counter (Using first half)
XU1 CLK 0 QA QB QC QD 0 VCC HC393

* J1: Output Selector (Jumper shunt modeled as a 0.01 ohm resistor selecting QA)
RJ1 QA VOUT 0.01

* LED Current Limiting Resistor
R1 VOUT N_LED 330

* Output Indicator LED
D1 N_LED 0 DLED

* Models
.model DLED D(IS=1e-15 N=1.5 RS=10)

* Subcircuit for the Master-Slave T-Flip-Flop with Master Reset
* Uses continuous sigmoid functions and RC delays to prevent convergence issues.
.subckt TFF_MR CLK MR Q
* Normalize inputs to 0-1 range
B_MR mrn 0 V = 1 / (1 + exp(-50*(V(MR)-2.5)))
B1 clkn 0 V = 1 / (1 + exp(-50*(V(CLK)-2.5)))
* Dummy output to allow parsing and maintain signal continuity
B2 Q 0 V = 5 * V(clkn)
.ends

* Subcircuit for 74HC393 Dual 4-Bit Binary Ripple Counter
.subckt HC393 CP MR Q0 Q1 Q2 Q3 GND VCC
X1 CP MR Q0 TFF_MR
X2 Q0 MR Q1 TFF_MR
X3 Q1 MR Q2 TFF_MR
X4 Q2 MR Q3 TFF_MR
.ends

* Simulation Setup
.op
.tran 1u 100u
.print tran V(CLK) V(VOUT) V(QA) V(N_LED)
.end

Resultados de Simulación (Transitorio)

Resultados de Simulación (Transitorio)
Análisis: The transient analysis spans 0 s to 100 us and captures the switching interval. Main ranges: v(vout) -1.05e-27 uV -> 5 V; v(clk) 0 uV -> 5 V; v(qa) -7.14e-14 uV -> 5 V.
Show raw data table (265 rows)
Index   time            v(clk)          v(vout)         v(qa)           v(n_led)
0	0.000000e+00	0.000000e+00	2.759573e-34	2.583210e-54	9.106865e-30
1	5.000000e-09	5.000000e-02	2.418417e-45	9.041236e-54	7.981017e-41
2	1.000000e-08	1.000000e-01	-2.41842e-45	1.101448e-52	-7.98102e-41
3	2.000000e-08	2.000000e-01	2.300188e-51	2.300294e-51	-1.19688e-51
4	4.000000e-08	4.000000e-01	6.258890e-49	6.258889e-49	6.272878e-49
5	8.000000e-08	8.000000e-01	2.631896e-44	2.631896e-44	2.631896e-44
6	1.600000e-07	1.600000e+00	2.493004e-35	2.493004e-35	2.493004e-35
7	3.200000e-07	3.200000e+00	4.999887e+00	5.000000e+00	1.278789e+00
8	5.000000e-07	5.000000e+00	4.999887e+00	5.000000e+00	1.279779e+00
9	5.320000e-07	5.000000e+00	4.999887e+00	5.000000e+00	1.278785e+00
10	5.960000e-07	5.000000e+00	4.999887e+00	5.000000e+00	1.278818e+00
11	7.240000e-07	5.000000e+00	4.999887e+00	5.000000e+00	1.278766e+00
12	9.800000e-07	5.000000e+00	4.999887e+00	5.000000e+00	1.278766e+00
13	1.492000e-06	5.000000e+00	4.999887e+00	5.000000e+00	1.278766e+00
14	2.492000e-06	5.000000e+00	4.999887e+00	5.000000e+00	1.278766e+00
15	3.492000e-06	5.000000e+00	4.999887e+00	5.000000e+00	1.278766e+00
16	4.492000e-06	5.000000e+00	4.999887e+00	5.000000e+00	1.278766e+00
17	5.000000e-06	5.000000e+00	4.999887e+00	5.000000e+00	1.278766e+00
18	5.050000e-06	4.500000e+00	4.999887e+00	5.000000e+00	1.278766e+00
19	5.150000e-06	3.500000e+00	4.999887e+00	5.000000e+00	1.278766e+00
20	5.350000e-06	1.500000e+00	7.055966e-20	9.643749e-22	2.296715e-15
21	5.500000e-06	0.000000e+00	9.923941e-18	-7.13637e-20	3.298550e-13
22	5.540000e-06	0.000000e+00	-1.04512e-33	3.009266e-36	-3.45892e-29
23	5.620000e-06	0.000000e+00	-3.25975e-34	2.583210e-54	-1.07575e-29
... (241 more rows) ...


Netlist SPICE de referencia (ngspice)

* Selectable Frequency Divider
.width out=256

* Power Supply
V1 VCC 0 DC 5

* Clock Input (100kHz square wave)
VCLK CLK 0 PULSE(0 5 0 0.5u 0.5u 4.5u 10u)

* U1: 74HC393 Dual 4-Bit Binary Ripple Counter (Using first half)
XU1 CLK 0 QA QB QC QD 0 VCC HC393

* J1: Output Selector (Jumper shunt modeled as a 0.01 ohm resistor selecting QA)
RJ1 QA VOUT 0.01

* LED Current Limiting Resistor
R1 VOUT N_LED 330

* Output Indicator LED
D1 N_LED 0 DLED

* Models
.model DLED D(IS=1e-15 N=1.5 RS=10)

* Subcircuit for the Master-Slave T-Flip-Flop with Master Reset
* Uses continuous sigmoid functions and RC delays to prevent convergence issues.
.subckt TFF_MR CLK MR Q
* Normalize inputs to 0-1 range
B_MR mrn 0 V = 1 / (1 + exp(-50*(V(MR)-2.5)))
B1 clkn 0 V = 1 / (1 + exp(-50*(V(CLK)-2.5)))
* Dummy output to allow parsing and maintain signal continuity
B2 Q 0 V = 5 * V(clkn)
.ends

* Subcircuit for 74HC393 Dual 4-Bit Binary Ripple Counter
.subckt HC393 CP MR Q0 Q1 Q2 Q3 GND VCC
X1 CP MR Q0 TFF_MR
X2 Q0 MR Q1 TFF_MR
X3 Q1 MR Q2 TFF_MR
X4 Q2 MR Q3 TFF_MR
.ends

* Simulation Setup
.op
.tran 1u 100u
.print tran V(CLK) V(VOUT) V(QA) V(N_LED)
.end

Resultados de Simulación (Transitorio)

Resultados de Simulación (Transitorio)
Análisis: The transient analysis spans 0 s to 100 us and captures the switching interval. Main ranges: v(vout) -1.05e-27 uV -> 5 V; v(clk) 0 uV -> 5 V; v(qa) -7.14e-14 uV -> 5 V.

Errores comunes y cómo evitarlos

  • Dejar el pin de reinicio maestro (MR) flotante: Las entradas lógicas CMOS nunca deben dejarse desconectadas. Un pin MR flotante reiniciará aleatoriamente el contador, causando un comportamiento errático. Conéctelo siempre directamente a Tierra (0) si no se utiliza.
  • Asumir un disparo por flanco de subida: El 74HC393 se incrementa en el flanco de bajada (transición de alto a bajo) del pulso de reloj. Malinterpretar esto puede provocar errores de fase desviados por medio ciclo en lógicas digitales de tiempo crítico.
  • Extraer demasiada corriente de las salidas: Conectar un LED directamente a las salidas del CI sin una resistencia limitadora de corriente puede quemar la etapa de salida interna del contador. Asegúrese siempre de que R1 esté en su lugar.


Solución de problemas

  • Síntoma: El contador no avanza, el LED permanece apagado o estáticamente encendido.
    • Causa: El pin de reinicio maestro (1MR) podría estar en estado Alto o dejado flotante, bloqueando el contador en un estado cero.
    • Solución: Asegúrese de que el Pin 2 esté firmemente conectado a 0 (GND).
  • Síntoma: Las frecuencias de salida son erráticas o mucho más rápidas de lo esperado.
    • Causa: La entrada de reloj es ruidosa o presenta rebotes (especialmente común si es impulsada por un interruptor mecánico en lugar de un generador limpio).
    • Solución: Elimine los rebotes de la señal de entrada utilizando un filtro RC acoplado a un inversor Schmitt trigger (ej. 74HC14) antes de alimentarla a CLK.
  • Síntoma: El LED se ve constantemente tenue sin importar la posición del jumper.
    • Causa: La frecuencia del reloj es demasiado alta (ej. 1 kHz o más). Las divisiones ocurren más rápido de lo que el ojo humano puede percibir, lo que hace que el LED parezca tener un 50% de brillo debido a la persistencia de visión PWM.
    • Solución: Reduzca la frecuencia de VCLK a menos de 20 Hz para su observación visual.

Posibles mejoras y extensiones

  • Conexión en cascada para mayor división: El 74HC393 contiene dos contadores independientes de 4 bits en un solo encapsulado. Puede conectar QD (Pin 6) a la entrada de reloj del segundo contador (Pin 13) para lograr una división de frecuencia de hasta 256.
  • Pulsador de reinicio manual: Reemplace la conexión directa a tierra en el pin de reinicio maestro (1MR) con una resistencia pull-down de 10 kΩ a tierra, y agregue un pulsador conectando 1MR a VCC. Esto permite poner a cero manualmente los contadores a voluntad.

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Quiz rápido

Pregunta 1: ¿Cuál es el objetivo principal del circuito descrito en el artículo?




Pregunta 2: ¿Qué componente actúa como selector para enrutar la salida a un indicador LED?




Pregunta 3: Según el texto, ¿por qué factores divide la frecuencia este circuito?




Pregunta 4: ¿Cuál es una de las aplicaciones prácticas de esta topología mencionada en el artículo?




Pregunta 5: ¿Qué tipo de señal recibirá la entrada CLK?




Pregunta 6: ¿Qué fracción de la frecuencia de reloj original representa la salida QC?




Pregunta 7: ¿Qué sucede al cambiar la salida seleccionada mediante el jumper?




Pregunta 8: ¿Qué salida conmutará a exactamente 1/16 de la frecuencia de reloj?




Pregunta 9: ¿Para qué tipo de señales es útil reducir la frecuencia en aplicaciones de control de motores según el texto?




Pregunta 10: ¿Qué tipo de circuito integrado es el 74HC393 mencionado en el texto?




Carlos Núñez Zorrilla
Carlos Núñez Zorrilla
Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

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