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Caso práctico: Lógica AND y OR usando relés

Prototipo de Lógica AND y OR usando relés (Maker Style)

Nivel: Medio – Construye puertas lógicas básicas conectando los contactos de múltiples relés en serie y paralelo.

Objetivo y caso de uso

  • Qué construirás: Un circuito que utiliza dos relés electromecánicos DPDT (dos polos, dos tiros) para demostrar simultáneamente operaciones lógicas booleanas básicas (puertas AND y OR).
  • Por qué es útil:
    • Forma la base histórica de la automatización industrial y la programación de lógica de escalera (ladder).
    • Demuestra cómo manejar la lógica en sistemas de alto voltaje o alta corriente donde los CI de silicio estándar no son adecuados.
    • Proporciona aislamiento eléctrico completo entre las entradas de control (bobinas) y las salidas lógicas (contactos).
    • Ilustra los principios fundamentales de los enclavamientos a prueba de fallos utilizados en maquinaria pesada y circuitos de seguridad.
  • Resultado esperado:
    • La salida AND (LED verde) solo se iluminará cuando ambas bobinas de los relés estén energizadas (contactos en serie).
    • La salida OR (LED rojo) se iluminará cuando cualquiera de las bobinas de los relés esté energizada (contactos en paralelo).
    • Medición exitosa de los voltajes de control confirmando la activación de rutas lógicas específicas.
  • Público objetivo y nivel: Estudiantes de electrónica de nivel intermedio que exploran sistemas de control automatizado y conmutación electromecánica.

Materiales

  • V1: Fuente de 5 V CC, función: alimentación para bobinas y lógica
  • SW1: Interruptor SPST, función: control de la Entrada A
  • SW2: Interruptor SPST, función: control de la Entrada B
  • K1: Relé DPDT de 5 V, función: elemento de puerta lógica A
  • K2: Relé DPDT de 5 V, función: elemento de puerta lógica B
  • D1: LED verde, función: indicador de salida lógica AND
  • D2: LED rojo, función: indicador de salida lógica OR
  • D3: Diodo 1N4148, función: protección flyback para K1
  • D4: Diodo 1N4148, función: protección flyback para K2
  • R1: Resistencia de 330 Ω, función: limitación de corriente para D1
  • R2: Resistencia de 330 Ω, función: limitación de corriente para D2

Guía de conexionado

  • V1 se conecta entre VCC y 0.
  • SW1 se conecta entre VCC y el nodo VA.
  • SW2 se conecta entre VCC y el nodo VB.
  • La bobina de K1 se conecta entre el nodo VA y 0.
  • La bobina de K2 se conecta entre el nodo VB y 0.
  • El cátodo de D3 se conecta al nodo VA, el ánodo se conecta a 0 (en antiparalelo a la bobina de K1).
  • El cátodo de D4 se conecta al nodo VB, el ánodo se conecta a 0 (en antiparalelo a la bobina de K2).
  • Lógica AND (Conexionado en serie – Polo 1):
    • El contacto común del Polo 1 de K1 se conecta a VCC.
    • El contacto normalmente abierto (NO) del Polo 1 de K1 se conecta al nodo AND_MID.
    • El contacto común del Polo 1 de K2 se conecta al nodo AND_MID.
    • El contacto normalmente abierto (NO) del Polo 1 de K2 se conecta al nodo OUT_AND.
  • Lógica OR (Conexionado en paralelo – Polo 2):
    • El contacto común del Polo 2 de K1 se conecta a VCC.
    • El contacto normalmente abierto (NO) del Polo 2 de K1 se conecta al nodo OUT_OR.
    • El contacto común del Polo 2 de K2 se conecta a VCC.
    • El contacto normalmente abierto (NO) del Polo 2 de K2 se conecta al nodo OUT_OR.
  • Salidas:
    • R1 se conecta entre OUT_AND y el nodo D1_ANODE.
    • D1 se conecta entre D1_ANODE y 0 (cátodo a tierra).
    • R2 se conecta entre OUT_OR y el nodo D2_ANODE.
    • D2 se conecta entre D2_ANODE y 0 (cátodo a tierra).

Diagrama de bloques conceptual

Conceptual block diagram — Relay AND/OR Logic
Lectura rápida: entradas → bloque principal → salida (actuador o medida). Resume el esquemático ASCII de la siguiente sección.

Esquemático

[ CONTROL SECTION: RELAY COILS ]

VCC --> [ SW1 (Input A) ] --(VA)--> [ K1 Coil || D3(Rev) ] --> GND
                                          |
                                   (Magnetic Link)
                                          v
                                    (To K1 Poles)

VCC --> [ SW2 (Input B) ] --(VB)--> [ K2 Coil || D4(Rev) ] --> GND
                                          |
                                   (Magnetic Link)
                                          v
                                    (To K2 Poles)


[ AND LOGIC SECTION: SERIES WIRING (POLE 1) ]

VCC --> [ K1 Pole 1 (NO) ] --(AND_MID)--> [ K2 Pole 1 (NO) ] --(OUT_AND)--> [ R1 ] --(D1_ANODE)--> [ D1 (Green LED) ] --> GND


[ OR LOGIC SECTION: PARALLEL WIRING (POLE 2) ]

VCC --> [ K1 Pole 2 (NO) ] --(OUT_OR)--+
                                       |--> [ R2 ] --(D2_ANODE)--> [ D2 (Red LED) ] --> GND
VCC --> [ K2 Pole 2 (NO) ] --(OUT_OR)--+
Esquema Eléctrico

Diagrama eléctrico

Diagrama eléctrico del caso: Lógica AND y OR usando relés
Generado desde la netlist SPICE validada del caso.

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Tabla de verdad

Interruptor A (VA)Interruptor B (VB)Estado de K1Estado de K2Salida AND (LED verde)Salida OR (LED rojo)
OFF (0 V)OFF (0 V)ReposoReposoOFF (0 V)OFF (0 V)
OFF (0 V)ON (5 V)ReposoEnergizadoOFF (0 V)ON (~5 V)
ON (5 V)OFF (0 V)EnergizadoReposoOFF (0 V)ON (~5 V)
ON (5 V)ON (5 V)Energizado

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Quiz rápido

Pregunta 1: ¿Qué tipo de relés se utilizan en este circuito para demostrar las operaciones lógicas?




Pregunta 2: ¿Qué operaciones lógicas booleanas básicas demuestra este circuito simultáneamente?




Pregunta 3: ¿Cómo se deben conectar los contactos de los relés para formar una puerta lógica AND?




Pregunta 4: ¿Cómo se deben conectar los contactos de los relés para formar una puerta lógica OR?




Pregunta 5: ¿Qué color de LED se utiliza para indicar la salida de la puerta AND según el resultado esperado?




Pregunta 6: ¿En qué situación se iluminará el LED rojo (salida OR)?




Pregunta 7: ¿Por qué es útil este tipo de lógica con relés frente a los circuitos integrados (CI) de silicio estándar?




Pregunta 8: ¿Qué tipo de aislamiento proporciona el uso de relés entre las entradas de control (bobinas) y las salidas lógicas (contactos)?




Pregunta 9: ¿De qué tipo de programación industrial forma la base histórica este circuito?




Pregunta 10: ¿Qué principio fundamental de seguridad en maquinaria pesada ilustra este circuito?




Carlos Núñez Zorrilla
Carlos Núñez Zorrilla
Electronics & Computer Engineer

Ingeniero Superior en Electrónica de Telecomunicaciones e Ingeniero en Informática (titulaciones oficiales en España).

Sígueme:

Netlist SPICE y simulación

Netlist SPICE de referencia (ngspice) — extractoNetlist SPICE completo (ngspice)

* Practical case: AND and OR logic using relays
.width out=256

* Power Supply
V1 VCC 0 DC 5

* Input A Control (SW1)
* Modeled as a voltage-controlled switch toggled by a fast pulse source to simulate user input
S_SW1 VCC VA ctrl_A 0 switch_mod
V_ctrl_A ctrl_A 0 PULSE(0 5 0 1u 1u 100u 200u)

* Input B Control (SW2)
* Modeled as a voltage-controlled switch toggled by a fast pulse source
S_SW2 VCC VB ctrl_B 0 switch_mod
V_ctrl_B ctrl_B 0 PULSE(0 5 0 1u 1u 200u 400u)

* Relay K1 Coil and Flyback Diode
* Coil modeled as an RL series circuit
L_K1 VA K1_mid 1m
R_K1 K1_mid 0 100
* ... (truncated in public view) ...

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* Practical case: AND and OR logic using relays
.width out=256

* Power Supply
V1 VCC 0 DC 5

* Input A Control (SW1)
* Modeled as a voltage-controlled switch toggled by a fast pulse source to simulate user input
S_SW1 VCC VA ctrl_A 0 switch_mod
V_ctrl_A ctrl_A 0 PULSE(0 5 0 1u 1u 100u 200u)

* Input B Control (SW2)
* Modeled as a voltage-controlled switch toggled by a fast pulse source
S_SW2 VCC VB ctrl_B 0 switch_mod
V_ctrl_B ctrl_B 0 PULSE(0 5 0 1u 1u 200u 400u)

* Relay K1 Coil and Flyback Diode
* Coil modeled as an RL series circuit
L_K1 VA K1_mid 1m
R_K1 K1_mid 0 100
D3 0 VA 1N4148

* Relay K2 Coil and Flyback Diode
L_K2 VB K2_mid 1m
R_K2 K2_mid 0 100
D4 0 VB 1N4148

* AND Logic (Series Wiring - Pole 1)
S_K1_P1 VCC AND_MID VA 0 relay_switch
S_K2_P1 AND_MID OUT_AND VB 0 relay_switch
* Anti-floating leak resistor for the midpoint of the series connection
R_leak AND_MID 0 1G 

* OR Logic (Parallel Wiring - Pole 2)
S_K1_P2 VCC OUT_OR VA 0 relay_switch
S_K2_P2 VCC OUT_OR VB 0 relay_switch

* Outputs
R1 OUT_AND D1_ANODE 330
D1 D1_ANODE 0 DLED_Green

R2 OUT_OR D2_ANODE 330
D2 D2_ANODE 0 DLED_Red

* Models
.model switch_mod SW(vt=2.5 vh=0.5 ron=0.1 roff=100MEG)
.model relay_switch SW(vt=2.5 vh=0.5 ron=0.1 roff=100MEG)
.model 1N4148 D(IS=2.682n N=1.836 RS=0.5623 BV=100 IBV=100p CJO=4p M=0.333 VJ=0.5 TT=11.54n)
.model DLED_Green D(IS=1e-20 N=2.2 RS=5)
.model DLED_Red D(IS=1e-15 N=2.0 RS=5)

* Analysis
.tran 1u 500u
.print tran V(VA) V(VB) V(OUT_AND) V(OUT_OR) V(AND_MID) I(L_K1)
.op
.end

Resultados de Simulación (Transitorio)

Resultados de Simulación (Transitorio)
Análisis: The simulation results match the expected truth table for AND and OR logic. When both inputs are 5V, both outputs are near 5V. When only one input is 5V, only the OR output goes to 5V. The OFF state voltages are non-zero (around 1.6V and 0.9V) due to the finite off-resistance of the switch models, but these are below the LED forward voltages.
Show raw data table (5166 rows)
Index   time            v(va)           v(vb)           v(out_and)      v(out_or)       v(and_mid)      l_k1#branch
0	0.000000e+00	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
1	1.000000e-08	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
2	2.000000e-08	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
3	4.000000e-08	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
4	8.000000e-08	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
5	1.600000e-07	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
6	3.200000e-07	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
7	3.750000e-07	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
8	4.712500e-07	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
9	4.978906e-07	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
10	5.445117e-07	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
11	5.574158e-07	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
12	5.799979e-07	4.999967e-06	4.999967e-06	1.597015e+00	9.421253e-01	3.141436e+00	4.999967e-08
13	6.019875e-07	4.999887e+00	4.999887e+00	4.998416e+00	4.999485e+00	4.999208e+00	5.496234e-05
14	6.174611e-07	5.000094e+00	5.000094e+00	4.998416e+00	4.999485e+00	4.999208e+00	1.321856e-04
15	6.317917e-07	4.999872e+00	4.999872e+00	4.998416e+00	4.999485e+00	4.999208e+00	2.035976e-04
16	6.498539e-07	5.000078e+00	5.000078e+00	4.998416e+00	4.999485e+00	4.999208e+00	2.934595e-04
17	6.859784e-07	4.999845e+00	4.999845e+00	4.998416e+00	4.999485e+00	4.999208e+00	4.726966e-04
18	7.582273e-07	5.000025e+00	5.000025e+00	4.998416e+00	4.999485e+00	4.999208e+00	8.292335e-04
19	9.027252e-07	4.999739e+00	4.999739e+00	4.998416e+00	4.999485e+00	4.999208e+00	1.534627e-03
20	1.000000e-06	4.999907e+00	4.999907e+00	4.998416e+00	4.999485e+00	4.999208e+00	2.003774e-03
21	1.028900e-06	4.999786e+00	4.999786e+00	4.998416e+00	4.999485e+00	4.999208e+00	2.142075e-03
22	1.086699e-06	4.999758e+00	4.999758e+00	4.998416e+00	4.999485e+00	4.999208e+00	2.417880e-03
23	1.202297e-06	4.999704e+00	4.999704e+00	4.998416e+00	4.999485e+00	4.999208e+00	2.964729e-03
... (5142 more rows) ...

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